该论文聚焦零知识证明（ZKP）在实际部署中面临的性能瓶颈问题。ZKP 是实现隐私保护计算与可验证计算的关键技术，但其底层密码学原语计算开销极高。椭圆曲线上的点加（Point Addition, PADD）正是其中最基础、被调用最频繁的原语之一。此前已有若干工作将 PADD 做成硬件加速器，但它们普遍只针对少数几条特定椭圆曲线和少数几个固定设计点（design point），既没有覆盖广阔的设计空间，也缺乏关于硬件设计取舍（面积、延迟、功耗、吞吐）的系统性指导，导致后续设计者难以判断在给定曲线与工艺条件下应如何选择实现方案。 为填补这一空白，作者提出 Locus——一个专门用于优化与探索点加硬件设计空间的自动化框架。Locus 的输入是任意一条属于受支持方程形式（如 Weierstrass 等形式）的椭圆曲线参数，框架据此自动生成对应的 ASIC 与 FPGA 实现，从而把‘手工定制单点设计’变为‘参数化生成 + 系统性探索’。基于 Locus，作者完成了首个以硬件为中心、覆盖 1000 个以上设计点的 PADD 综合研究，量化刻画了不同架构选择之间的权衡关系。 实验结果显示：在 12nm 工艺节点下，Locus 生成的 PADD 设计相比既有 ASIC 实现取得 2.71 倍几何平均加速与 3.11 倍几何平均面积缩减；相比 CPU 实现取得 34.67 倍几何平均加速；在当前面积（iso-area）约束下集成到已有 ZKP 加速器中，端到端证明生成获得 3.15 倍几何平均加速。论文同时开源了 Locus 工具链（GitHub 上的 cryptolets 仓库 locus 分支），便于研究者复现与扩展。总体而言，该工作把椭圆曲线点加硬件从‘经验驱动的点设计’推进到‘可参数化、可自动搜索的设计空间方法论’，对 ZKP 硬件加速器与隐私计算基础设施的性能工程具有直接参考价值。