本文关注的是硬件逆向工程中一个长期被忽视的层面：物理设计意图的恢复。传统硬件逆向工程流程通常止步于门级网表（gate-level netlist），即只还原电路的逻辑功能，而对布局（placement）、布线（routing）、延迟插入（delay insertion）和互连优化等物理设计决策视而不见。作者指出，时钟分发网络（clock distribution network, CDN）恰恰是承载这些设计意图的核心结构：时钟树的拓扑形状、缓冲器插入策略、时钟门控与切换方式、互连延迟的分配以及串扰（crosstalk）缓解手段，都反映了设计者在功耗、面积、时序裕量和可靠性之间所做的权衡。然而，此前没有任何公开发表的工作能从已制造完成的集成电路中恢复这一网络并据此推断设计意图。为此，论文提出了一套布局感知（layout-aware）的方法论，将逆向恢复得到的门级网表与从扫描电子显微镜（SEM）图像中提取的版图信息进行融合，构成一条四阶段的处理流水线，分别用于恢复：时钟树拓扑、缓冲结构、时钟门控与切换、互连延迟，以及串扰缓解措施。作者在一颗商用 450 nm 工艺 IC 上进行了验证，成功恢复了以全局 H 树为骨干、局部呈 X 树状分支的时钟结构，识别出一条独立时钟树与全局时钟门控，量化了延迟、时钟偏斜（skew）与走线长度，并确认该设计中不存在专门的串扰缓解措施。基于这些结果，作者能够对设计者的意图进行推断。为促进后续研究与可复现性，作者将时钟树恢复算法以开源形式发布。该工作对硬件保证、知识产权保护、供应链信任与竞争性分析均具有参考价值。