该论文提出了一种利用大型语言模型（LLM）辅助检测和修复 Verilog 硬件设计中的安全漏洞的方法。硬件设计如同软件一样，容易受到引入安全漏洞的缺陷影响，但与软件漏洞不同，硬件缺陷在制造后会被永久嵌入硅片中，难以甚至无法修复。许多此类弱点被归类在通用弱点枚举（CWE）框架下，包括不当的访问控制、敏感信息泄露以及意外的权限提升。为了改进此类漏洞的检测，作者提出了一种方法论，直接利用 LLM 从 Verilog 硬件设计中识别潜在的硬件 CWE。该方法在一个由单模块 Verilog 设计组成的数据集上进行了迭代评估，以检验其在检测硬件安全弱点方面的有效性。实验结果表明，LLM 有潜力通过提供自动化、可扩展的辅助手段，在硬件设计过程中识别安全漏洞，从而增强传统的硬件安全分析。该研究的核心贡献在于探索将 LLM 应用于硬件设计安全检测的可行性，并展示了其在设计阶段早期发现安全问题的能力。适合硬件安全研究人员、芯片设计工程师以及关注安全左移实践的 SOC 或蓝队人员阅读。