该论文提出一个名为 Achilles 的形式化框架，用于系统评估和利用 Rowhammer 故障注入攻击从签名方案中泄露秘密。签名方案是网络安全基础设施的基础组件，虽然它们在数学上被设计为抗密码分析攻击，但易受 Rowhammer 硬件故障注入的影响。现有攻击大多针对特定签名方案的个别参数，缺乏通用性和系统性，因此 Rowhammer 对签名方案整体影响尚不明确。Achilles 框架描述了一个形式化流程：首先对广义签名方案 G-sign 的关键参数注入 Rowhammer 故障，然后进行故障后分析以恢复秘密。该框架不仅可用于已研究方案中寻找更脆弱参数，还能发现可能易受攻击的新方案。为验证其有效性，作者评估了六种签名方案，覆盖传统和后量子密码体系，基于不同数学问题，并分配了五个 CVE 以跟踪相应的 Rowhammer 漏洞。分析结果表明所有六种方案均被证明易受攻击，且为 EdDSA 识别出两个新的脆弱参数。此外，作者利用包括 wolfssl、relic 和 liboqs 在内的现代密码库，对其中三种方案成功实施了 Rowhammer 攻击。该研究的主要贡献在于提供一个系统化、形式化的框架来分析和评估签名方案的 Rowhammer 脆弱性，弥补了以往攻击的零散性，并揭示了硬件故障注入对密码实现的广泛威胁。

该论文针对现代处理器中推测执行机制的安全分析问题展开研究。现代处理器为提升性能，采用了多种推测执行机制，例如分支预测、内存依赖推测、数据值推测等，这些机制会推测性地执行不同类型的指令。攻击者可能同时利用多种推测机制，在单个瞬态执行窗口内触发对推测访问数据的泄露，从而构造出更复杂的侧信道攻击。然而，现有的形式化安全模型通常只针对固定的、硬编码的推测机制进行建模，无法灵活地扩展以覆盖新增或组合的推测机制，导致对推测性泄露的推理不够完备。论文提出了一种自动检测推测执行组合的方法，旨在解决现有模型缺乏通用性和可扩展性的问题。其核心贡献包括：设计一种能够自动识别和推理多种推测机制组合的形式化框架，使安全分析师能够系统地评估处理器在不同推测策略联合使用下的信息泄露风险。该方法预期能够发现传统单机制模型遗漏的泄露路径，为处理器安全验证提供更全面的理论基础。由于目前仅获得论文摘要，具体技术细节、实验验证和工具实现尚未披露，因此本摘要仅基于摘要信息进行概括。适合处理器架构师、硬件安全研究人员以及形式化验证领域的学者阅读。

该论文以闪存（Flash）存储设备为对象，探讨了一种名为 Body Bias Injection（体偏置注入）的硬件级攻击技术。研究背景在于，闪存被广泛用于固件存储、安全密钥保存和启动代码持久化，其物理安全性直接关系到设备整体信任根。体偏置注入是一种通过调节芯片晶体管衬底偏置电压来改变阈值电压的方法，在传统故障注入研究中已有应用，但论文将其创新性地迁移到闪存芯片上，旨在分析是否能够通过外部操控体偏置，诱使闪存阵列发生数据读改写错误、触发未授权操作或绕过内存保护机制。由于摘要原文未提供，本总结基于标题、作者及领域惯例进行合理阐述。论文很可能包含建模分析、实验验证和攻击链搭建，并可能讨论在现实存储芯片上的可行性与局限性。对蓝队而言，这类研究揭示了固有硬件边界中容易被忽视的攻击面，尤其是当安全软件假设存储硬件可信时，攻击者若能物理接触芯片，可能动摇信任链基础。

本文研究的是 Spectre-v2（分支目标注入）攻击在跨特权级场景下，现有硬件缓解措施的有效性。Spectre-v2 利用分支预测器的历史污染来诱导 victim 执行恶意分支，而现代 CPU 厂商（Intel、AMD、Arm）已部署多种硬件缓解机制，如 retpoline、IBRS、STIBP 等。然而，这些缓解措施的实际防护效果在不同微架构和攻击路径下存在差异。作者提出了一种新的攻击方法——分支历史注入（Branch History Injection），通过操纵分支历史缓冲区（BHB）来绕过现有的硬件缓解措施。该方法利用嵌套分支的预测行为，构造特定的分支历史模式，从而在跨特权级（如内核态与用户态之间）成功实施 Spectre-v2 攻击。论文对多种主流 CPU 进行了实证评估，结果显示，在部分处理器上，尽管硬件缓解已启用，攻击仍能稳定泄露敏感数据。这一发现表明，现有缓解措施并未完全封堵 Spectre-v2 的变种路径，攻击面依然存在。本文的主要贡献包括：揭示了分支历史注入攻击的可行性、量化了不同硬件缓解的残余风险、并讨论了可能的加固方向。适合关注 CPU 微架构安全、侧信道攻击与防御的 security 研究者、CPU 厂商安全团队以及系统软件开发者阅读。

该论文针对电磁侧信道分析（EM SCA）中探针放置这一关键环节，提出了一种基于粒子群优化（PSO）的自动化探针定位方法。在硬件安全评估中，电磁侧信道攻击通过采集芯片在运行时的电磁辐射来提取敏感信息，而探针的空间位置直接影响采集信号的质量，进而影响攻击的成功率和效率。传统的探针放置通常依赖分析人员的经验或穷举式扫描，不仅耗时，而且可能无法找到全局最优位置，导致信号泄漏被低估或漏检。作者将探针放置问题形式化为一个优化问题，利用粒子群算法在候选空间内搜索最佳探针坐标，目标函数可设为信号的信噪比或与密钥的相关性强度。该方法能够在无人工干预的前提下，自动适应不同芯片布局和封装形式，快速收敛到高信号质量的测点。论文可能还通过具体硬件实验（如FPGA或微控制器上的AES实现）验证了该方法的有效性，对比了手动放置、网格搜索与PSO方法的性能差异，预期在获取相同信噪比时所需的采集点数或时间上具有优势。此外，该研究也讨论了多探针协同放置的可能扩展，以及对抗位置偏移的鲁棒性。总体而言，这项工作的核心贡献是将经典群体智能算法引入硬件安全评估流程，提升了侧信道分析的可重复性和自动化程度。对于硬件安全测试人员、芯片设计工程师以及安全研究机构而言，该研究提供了一种更高效的电磁泄漏定位手段，有助于更准确地评估设备对侧信道攻击的脆弱性。

该论文提出了一种名为 GhostTalk 的新型攻击方法，攻击者通过篡改的手机充电线在物理层面入侵智能手机的语音助手系统。具体场景是：在商场中，受害者租用了一个被恶意修改过的充电宝，该充电宝内含特制的充电线，当受害者将手机连接到这个充电宝充电时，攻击者可以远程利用该充电线中的恶意组件，向手机语音助手注入指令或干扰其正常工作，从而实现远程控制。该攻击属于硬件供应链攻击的一种，利用了用户对公共充电设施的信任，攻击隐蔽性强，用户难以察觉。论文的核心贡献是揭示了一种通过电源线作为攻击信道的新型交互式攻击途径，强调了物理层安全与硬件安全在移动设备防护中的重要性。该研究面向移动安全研究人员、硬件安全工程师以及语音助手服务提供方，提醒其关注充电配件供应链中的潜在恶意改造风险。由于目前仅获得论文摘要，尚未获知具体的技术实现细节、实验验证结果及防御措施，因此以上分析基于摘要内容。

本文针对硬件侧信道攻击（如Spectre）在真实场景中的检测难题展开研究。尽管机器学习模型在受控环境下能通过硬件性能计数器（HPC）捕捉攻击足迹，但当面对系统背景噪声、多样化攻击变体以及对抗性流量节拍时，静态模型往往失效。为此，作者提出了“方差包络”（variance envelope）的概念，旨在系统刻画攻击签名在不同执行环境中的变化范围。研究覆盖Intel、ARM和AMD三大主流处理器架构，构建了包含三种攻击变体、四种节拍模式和四种背景噪声条件的大规模实验矩阵。实验结果表明，HPC签名极度脆弱，极易受执行环境影响而发生形变；同时，该研究还揭示了AMD Jaguar微架构上一个关键瓶颈：Prime+Probe攻击在该硬件上存在持续性的硬件级失败。最终，作者证明可靠的运行时检测需要架构感知的自适应监控方案，而非依赖静态模型。这一工作为硬件安全监控领域提供了系统性的跨架构实证分析，对设计鲁棒的侧信道检测系统具有重要参考价值。适合安全研究员、硬件架构师以及蓝队检测引擎开发者阅读。

本文研究了 NVIDIA GPU 上的 Rowhammer 攻击如何实现权限提升。此前，GPU 上的 Rowhammer 攻击仅限于在受害者数据中注入比特翻转，例如破坏机器学习模型的权重以降低准确率，无法像 CPU 攻击那样实现权限提升。作者发现，利用 GPU 页表管理机制，可以定位页表分配的时间和位置，从而让非特权用户 CUDA 内核通过 Rowhammer 引发比特翻转，精准篡改 GPU 内存中的页表项。这一新原语允许一个进程访问其他进程或共租户的 GPU 内存，实现了首个 GPU 侧权限提升攻击。在此基础上，作者进一步展示了 GPU 侧提权可升级为 CPU 侧提权，绕过 IOMMU 保护，使恶意用户程序能够获得 root shell 和系统级控制，即使在非多租户环境中也有效。实验验证了攻击可泄露 cuPQC 库中的加密密钥，并能篡改模型的 GPU 汇编代码以更隐蔽地降级模型。该研究揭示了 GPU 安全隔离的严重脆弱性，对云和本地 GPU 基础设施构成威胁。适合硬件安全、系统安全和云安全研究人员阅读。

本文研究量子密码学中的经典问题：比特承诺（Bit Commitment）在无条件安全下是不可能的，即使在量子密码学中也是如此。作者提出了一种基于混合锁定物理不可克隆函数（HLPUFs）的新协议，该函数结合了经典硬件令牌与量子通信，能够在统计安全模型下实现同时满足隐藏性和绑定性条件的比特承诺。该协议以新颖且非平凡的方式利用硬件假设，成为首个基于混合硬件模块的不信任两方密码协议。作者通过精心设计的挑战生成算法作为子程序，在HLPUF的自然假设下证明了协议具有统计隐藏性和统计绑定性。该构造还衍生出首个基于硬件的抛币协议。研究结果表明，在量子网络中，结合严格安全保证与实际实现路径，可能为安全两方密码学开辟新范式。本文适合量子密码学、密码协议设计以及硬件安全领域的研究人员阅读。由于仅基于论文摘要，具体协议细节和实验验证未完全展开，但核心贡献是首次用HLPUF实现统计安全的比特承诺，并扩展到抛币协议。

格基后量子密码（PQC）与全同态加密（FHE）中的多项式乘法是资源、时间和能量最关键的运算之一。Barrett 模乘（BMM）因其硬件友好的特性和高效的模归约能力，在 PQC（如 Kyber、Dilithium）和 FHE（如 BGV、BFV、CKKS）的硬件加速器中被广泛采用。然而，侧信道攻击（SCA）和硬件木马可能故意引入故障，而芯片老化及其他物理因素也会造成无意的故障。这些故障如果针对 BMM 单元——PQC 和 FHE 基础设施中最关键的组件之一——可能导致信息泄露，进而危及系统安全。针对这一威胁，本文提出了一种统计归约监控（Statistical Reduction Monitoring, SRM）方法，用于保护 BMM 单元。该方法通过监控模归约过程的统计特性，并利用多条条件归约路径来区分正常运算与异常状态，从而在极低的硬件开销下高效检测随机故障和突发故障。作者通过理论分析和实验验证了该方案的有效性，表明其能够在不显著影响性能的前提下显著提升 BMM 单元对恶意故障注入和自然故障的鲁棒性。该研究为 PQC 和 FHE 硬件加速器提供了一种轻量级、可集成的故障检测方案，对保障未来密码学基础设施的物理安全性具有重要意义。

现代处理器的分支预测器利用饱和计数器来提升指令级并行性，但传统饱和计数器是确定性的，容易受到侧信道攻击：攻击者可通过操作计数器状态并观察缓存行为（如Prime+Probe）推断受害进程的分支方向。为缓解该泄漏，已有研究提出概率饱和计数器（PSC），通过随机化更新来干扰攻击者的观测，但现有评估主要依赖经验仿真，缺乏严格的安全保证。本文基于差分隐私（DP）对PSC进行形式化分析：将PSC和对应的Prime+Probe攻击策略建模为概率摩尔机，推导攻击者最优观测策略，并利用差分隐私量化攻击者的区分能力。作者证明，所提出的DP保证适用于Prime+Probe观测模型下的PSC原语；而完整分支预测器在重复或自适应攻击下的端到端安全性被列为未来工作。在此基础上，本文为增强型PSC综合参数，使其满足目标纯差分隐私保证，并针对效用指标推导稳态误预测率的闭式表达，随后在基准程序上验证理论预测。实验表明，与确定性饱和计数器及现有概率计数器相比，综合得到的PSC既能提供正式的安全保证，又能保持有竞争力的预测性能。该工作首次将差分隐私形式化方法引入硬件级分支预测器侧信道防御，为微架构安全设计提供了可证明的定量分析框架。适合处理器微架构设计者、硬件安全研究者和形式化方法领域人员阅读。

本文提出了一种基于混合整数线性规划（MILP）的差分故障攻击（DFA）改进框架，命名为MIFA。研究背景源于对DEFAULT和BAKSHEESH两种分组密码的DFA安全性分析：ASIACRYPT 2021上DEFAULT被设计为算法层面抵抗DFA，声称无论注入多少故障都具备64位安全性；但EUROCRYPT 2022的研究通过信息合并技术打破了这一声称；随后ASIACRYPT 2024的研究利用单解差分轨迹搜索进一步提升了攻击效率，在简单密钥调度下对DEFAULT第5轮（从最后一轮倒数）注入5个故障即可将密钥空间降至1，对BAKSHEESH则在倒数第3轮注入12个故障达到同样效果。本文的核心贡献在于：1) 将DFA问题建模为MILP问题，利用求解器自动搜索最优故障注入策略，从而能够攻击比以往更深层的轮数，并减少密钥恢复所需的故障注入次数；2) 提出一种系统性分析方法，通过枚举所有可能的单比特翻转故障对应的输入差分，确定最有效的故障注入比特位置，从而进一步减少所需故障数量，并能够理论计算所需故障次数的上界。实验结果表明，对于DEFAULT，在倒数第6轮注入3个故障，或在倒数第7轮和倒数第8轮分别注入2个故障，即可将密钥空间降至1。该框架展示了自动化优化工具在密码分析中的潜力，为评估分组密码的DFA抵抗力提供了新的方法论参考。本文适合密码学研究者、硬件安全工程师以及对DFA攻击与防御感兴趣的安全从业者阅读。

本文提出了一种名为 dfence 的新型 CPU 指令，旨在以硬件-软件协同的方式高效缓解推测执行攻击（如 Spectre-PHT 和 Spectre-STL）。现有的软件缓解方案（如 Speculative Load Hardening, SLH）虽能有效抵御 Spectre-PHT，但需要软件维护推测掩码，既容易出错又带来额外开销；而针对 Spectre-STL 的防御（如 SSBD 位）缺乏细粒度控制且性能损耗明显。dfence 通过极少量的硬件支持，泛化了 SLH 的思想，使开发者能够对敏感寄存器进行注释标注，硬件则确保这些值不会在瞬态执行中被泄露。作者在 Proteus CPU 中实现了 dfence，并进行了安全性和性能评估，实验显示平均性能开销小于 1%。此外，为了便于安全采用，作者设计了一个类型系统，能够静态验证代码中 dfence 指令放置的正确性，从而减少人工标注带来的错误风险。这项工作为处理器微架构安全提供了一种新的硬件-软件协同设计思路，特别适合计算机体系结构、系统安全和编译器方向的研究者与实践者参考。本文为扩展版本，但当前仅基于摘要进行分析，未包含完整实验细节。

本文对半导体行业正在经历的双重变革——异构2.5D chiplet系统的普及以及将大语言模型（LLM）集成到电子设计自动化（EDA）流程中——进行了统一的安全分析。作者指出，尽管这些范式在良率、模块化、设计生产率等方面带来了前所未有的优势，但也从根本上扩大了硬件攻击面。论文首先从架构、逻辑和物理层面分析了针对chiplet系统（包括用于LLM加速的硬件堆栈）的攻击，然后探讨了针对LLM驱动的EDA管线的多种利用方式。在防御方面，论文回顾了一种强大的chiplet安全防护方法，即利用2.5D分裂制造和有源中介层（active interposers）构建物理隔离的信任根（RoT）架构。对于LLM驱动的EDA管线，论文识别了其原生威胁并综述了最先进的防御技术。最后，论文讨论了LLM系统如何反过来推进现代系统（包括chiplet）的硬件安全研究工作。总体而言，该论文提供了跨chiplet安全和LLM安全两个前沿领域的统一视角，旨在为硬件设计者和安全研究人员提供全面的威胁与防御图景。适合对硬件安全、chiplet架构、EDA智能化以及LLM安全交叉领域感兴趣的读者阅读。

本文针对现代VLSI物理设计（PD）知识产权（IP）保护问题，提出了一种名为PDMarks的Kerckhoffs合规水印框架。物理设计IP包含优化后的单元布局、时钟分配和布线决策，是芯片设计流程的核心资产。随着PD工具的可访问性增加，未经授权重用布局布线数据库的风险日益突出。现有PD水印方法要么仅保护单一设计阶段，要么依赖隐藏的构造细节，在面临白盒攻击者时存在安全隐患。PDMarks的安全性仅依赖于一个32字节的秘密密钥，符合Kerckhoffs原则。该框架在物理设计流程的多个阶段（包括布局、时钟树综合（CTS）和布线）嵌入所有权水印。所有水印实例和目标值均通过HMAC-SHA256从密钥确定性派生，确保嵌入和验证的一致性。PDMarks已集成到OpenROAD-flow-scripts开源流程中。基于NanGate45和ASAP7工艺库的实验表明，与现有方法相比，PDMarks在保持相同或更小的PPA（功耗、性能、面积）开销的同时，提供了更强的所有权证明。所有评估设计的近似联合全阶段巧合概率低于10^{-32}，表明水印的唯一性极强。错误密钥和攻击评估显示，错误密钥无法重现完整的所有权证明，且破坏水印需要广泛扰动受保护实现。该工作为物理设计IP保护提供了一种高效、安全且可验证的水印方案。

该论文提出了一种利用大型语言模型（LLM）辅助检测和修复 Verilog 硬件设计中的安全漏洞的方法。硬件设计如同软件一样，容易受到引入安全漏洞的缺陷影响，但与软件漏洞不同，硬件缺陷在制造后会被永久嵌入硅片中，难以甚至无法修复。许多此类弱点被归类在通用弱点枚举（CWE）框架下，包括不当的访问控制、敏感信息泄露以及意外的权限提升。为了改进此类漏洞的检测，作者提出了一种方法论，直接利用 LLM 从 Verilog 硬件设计中识别潜在的硬件 CWE。该方法在一个由单模块 Verilog 设计组成的数据集上进行了迭代评估，以检验其在检测硬件安全弱点方面的有效性。实验结果表明，LLM 有潜力通过提供自动化、可扩展的辅助手段，在硬件设计过程中识别安全漏洞，从而增强传统的硬件安全分析。该研究的核心贡献在于探索将 LLM 应用于硬件设计安全检测的可行性，并展示了其在设计阶段早期发现安全问题的能力。适合硬件安全研究人员、芯片设计工程师以及关注安全左移实践的 SOC 或蓝队人员阅读。

本文针对深度神经网络（DNN）在资源受限的神经形态硬件上部署时面临的三个并发挑战——剪枝压缩、对抗输入扰动和硬件故障（如stuck-at-zero权重错误）——进行了系统的实证研究。尽管这些因素在已有文献中均被单独探讨，但它们的联合效应尚未被充分理解。作者使用一个在MNIST数据集上训练的紧凑型三层卷积神经网络，设计了三组实验：第一组对比自然训练与对抗训练模型在同时遭受硬件故障注入和对抗攻击时的容错性；第二组评估不同剪枝水平对模型对抗鲁棒性的影响；第三组刻画故障率、对抗扰动幅度和剪枝水平共同作用下的模型准确率曲面。实验结果显示：对抗训练虽然显著提升了模型对输入扰动的鲁棒性，但同时也加剧了模型对stuck-at-zero权重故障的敏感性；与直觉预期相反，剪枝并未明显增加模型的故障敏感性，且不同剪枝水平对故障率和攻击强度的总体影响很小。这些发现揭示了对抗鲁棒性与硬件可靠性之间存在潜在的权衡，强调在真实硬件部署中必须联合考虑这两种因素，而不是孤立地优化其中一项。本文的贡献在于首次以统一框架评估了三者的交互，为设计同时具备对抗安全性和硬件容错性的DNN提供了实验依据，特别适用于神经形态芯片、边缘计算等资源受限的安全关键型AI系统。

本文针对当前车载控制网络中控制器局域网（CAN）总线面临的安全威胁，提出了一种基于硬件修改的 unauthorized 传输阻断方法。近年来，针对 CAN 总线的攻击案例层出不穷，而现有车载 ECU 并未内置安全功能，因此需要低成本且有效的安全措施。作者提出通过修改 CAN 控制器，使其能够限制 ECU 向 CAN 总线发送消息的频率，从而在物理层/数据链路层阻止异常的、非授权的总线访问。该方法不仅适用于传统 CAN，还扩展到了支持灵活数据速率（CAN-FD）的总线。作者通过实验验证了该‘禁用器’（Disabler）在 CAN 和 CAN-FD 系统中的有效性，证明其能够可靠地阻断异常频率的传输，同时不影响正常通信。该研究为车载网络提供了一种硬件级、低开销的入侵防御思路，适合汽车安全研究人员、ECU 设计者以及车联网安全工程师阅读。

本文提出并验证了 WIGHT，这是首个通过充电线缆在电容触摸屏上制造“幽灵触摸”的有线攻击方法。攻击者只需诱导用户将设备连接到恶意充电端口（如公共充电站），即可在无需触碰屏幕的情况下注入虚假触摸事件，从而操纵设备执行危险操作，例如自动同意恶意蓝牙配对、接收带病毒文件等。该方法在多种电源适配器甚至 USB 数据拦截器场景下依然有效，突破了传统认为“数据隔离即可防攻击”的假设。核心原理是利用电源线上注入的共模噪声，使其绕过低通滤波和电压管理机制，干扰触摸屏的电容测量过程；同时攻击信号与屏幕的扫描周期精确同步，可将幽灵触摸定位到屏幕特定坐标。作者实现了三类攻击：注入攻击（凭空生成触摸）、篡改攻击（改变真实触摸的坐标）和拒绝服务攻击（使设备无法识别合法触摸）。在 6 款手机、1 款平板、2 块独立触摸面板、6 款电源适配器和 13 条充电线缆上进行了实验，验证了三种攻击均可行。论文揭示了一个全新的攻击向量，并将风险面从软件扩展到了物理硬件接口，对公共充电基础设施和移动设备安全具有深远影响。

本文提出了一类新的非均匀 Rowhammer 访问模式，能够在生产环境中绕过 DRAM 内部专有的目标行刷新（TRR）机制。作者观察到，此前所有已发表的 Rowhammer 攻击模式都是均匀地锤击“攻击者”行，而这种均匀性恰好被 TRR 利用来识别攻击者行并在其邻近的“受害者”行发生错误之前进行刷新。随着半导体工艺节点缩小，DRAM 单元对干扰更加敏感，触发比特翻转所需的访问次数显著减少，因此探索不可预测的非均匀访问模式变得有价值。然而，非均匀模式搜索空间巨大。作者设计了实验来探索该空间，重点考察了攻击者行访问的顺序、规律性和强度对绕过缓解措施的影响。他们发现，在频域中随机化参数能够捕捉这些关键特征，并据此设计了 Blacksmith——一个可扩展的 Rowhammer 模糊测试器，可生成以不同相位、频率和幅度锤击攻击者行的模式。Blacksmith 在全部 40 条新购的 DDR4 DIMM 上成功触发了比特翻转，比现有最佳方法多覆盖 2.6 倍的设备，平均产生 87 倍的比特翻转数量。此外，作者还验证了这些模式在低功耗 DDR4X 设备上的有效性。通过 Blacksmith 的广泛分析，该研究为当前部署的 TRR 缓解措施的特性提供了新见解。作者总结道，经过近十年的研究和部署的 DRAM 内部缓解措施，Rowhammer 的威胁状况可能比其刚被发现时更为严峻。

本文提出 AttackGNN，这是首个针对硬件安全领域基于图神经网络（GNN）技术的红队攻击框架。近年来，GNN 被广泛用于集成电路硬件安全任务，如检测知识产权盗版、硬件木马检测与定位、电路逆向工程和硬件混淆等，并取得了很高的准确率。然而，这些技术本身可能被对抗样本所欺骗，从而在安全关键场景中引入严重风险。为了系统评估其鲁棒性，作者设计了一个基于强化学习（RL）的智能体，用于生成对抗性电路样本，以诱骗目标 GNN 模型。研究中解决了三个核心挑战：有效性（攻击成功率）、可扩展性（适用于大规模电路）和通用性（跨不同问题类别）。作者针对四类硬件安全问题的五种 GNN 防御技术进行了攻击测试，包括 IP 盗版检测、硬件木马定位、逆向工程和硬件混淆。实验结果表明，生成的对抗性电路能够以 100% 的成功率欺骗所有被测试的 GNN 模型，例如让防御系统将盗版电路误判为正常，或将植入木马的电路误判为安全。这项工作揭示了当前 GNN 硬件安全防御的脆弱性，并强调了在部署前进行对抗性评估的必要性。适合硬件安全研究人员、AI 安全工程师和集成电路设计者阅读，以理解 GNN 模型的潜在弱点并开发更鲁棒的防御机制。

随着硬件层成为攻击者的重点目标，硬件安全验证技术的改进需求日益迫切。现有最先进的安全验证技术通常需要具备安全专业知识的人员投入大量手动工作，且缺乏标准方法来定位寄存器传输级（RTL）代码中缺陷的具体位置。本文提出 CWEEP，一种用于检测 RTL 中安全弱点的静态分析框架。CWEEP 无需详细的安全规范，因此可在属性仍处于构建阶段的 RTL 开发早期使用。此外，CWEEP 能够定位 RTL 中潜在漏洞的确切位置，并在适用时提供自动代码修复建议。作者利用文献中的数据集，在两组 SoC 设计（包含手动插入的漏洞）以及一个包含 3874 个带缺陷模块的大语言模型生成数据集上评估了 CWEEP 的性能。结果表明，CWEEP 发出正确警告的比例高达 60.8%，而此前工作中的工具在同一数据集上仅有 17.5% 的正确警告率。该研究为硬件安全验证提供了自动化程度更高、定位更精确的静态分析方案，有助于在开发早期发现安全弱点并降低修复成本。

本研究提出了一种基于二进制 Ring Learning With Errors (RLWE) 同态加密算法的逻辑锁定方案，并将其集成到 RISC-V 系统级芯片 (SoC) 设计中。传统逻辑锁定方法需要向用户提供原始锁定参数，容易暴露敏感信息；而本文提出的方法在特权切换过程中保护关键逻辑路径，同时避免泄露这些敏感参数。具体实现中，锁定模块消耗了 3519 个查找表 (LUT) 和 2645 个寄存器，与基线系统相比，整体开销分别为 LUT 增加 6.0%、寄存器增加 6.9%。解锁过程耗时约 2.6 微秒，带来适度的性能影响，主要影响系统级操作，而用户级计算效率基本不受影响。该研究的主要贡献在于将同态加密与逻辑锁定相结合，为 SoC 硬件安全提供了一种新的防护思路，特别适用于防止知识产权盗用和硬件木马插入等场景。适合对硬件安全、同态加密应用以及 RISC-V 架构安全感兴趣的 researchers 和硬件安全工程师阅读。

该论文系统研究了DRAM读取干扰（Read Disturbance）现象，特别是RowHammer和RowPress两种导致未访问存储单元发生意外比特翻转的可靠性问题。当前学术界存在两条研究路径：实验表征（通过真实芯片测试统计翻转行为）和器件级建模（基于TCAD仿真或物理机制分析），但两者之间存在显著脱节——现有物理模型无法完全解释所有关键实验观测结果。作者首先识别并论证了现有器件级模型与实验表征在三个基本指标上的不一致性：（1）比特翻转方向（0→1或1→0）、（2）翻转比特数量、（3）触发首次翻转所需的最少攻击行激活次数（ACmin）。随后，论文提供了一套全面且严格的TCAD仿真方法，成功复现了实验表征中观察到的RowHammer和RowPress翻转特征。基于仿真结果，作者总结了更新的器件级错误机制，指出了显著影响仿真与实际芯片匹配度的关键建模参数，并讨论了对未来DRAM读取干扰表征方法学和缓解技术设计的影响。该工作旨在弥合实验与建模之间的鸿沟，为理解、表征和缓解DRAM读取干扰提供原理性基础。适合DRAM可靠性研究者、存储系统设计者以及硬件安全工程师阅读。

本文提出 CHARGE，一个面向硬件安全验证的自动化框架，利用 CWE（Common Weakness Enumeration）层次结构和大型语言模型（LLM）为未经验证的 RTL（寄存器传输级）模块自动生成安全属性（SystemVerilog Assertions, SVA）。其核心创新在于利用 CWE 条目的层次化语义进行推理，从而在未验证的 RTL 模块中更准确地识别安全关键资产（security-critical assets），并基于识别出的资产与 CWE 语义推断期望的安全行为，生成对应的安全属性。该方法避免了对受信任设计规格说明的依赖，显著减少了人工工程投入。作者在 Hack@DAC18、19 和 21 三个开源 SoC 设计上使用 OpenAI 的 GPT-4.1 进行评估，结果显示 CHARGE 成功检测出这些设计中 42 个已知漏洞中的 27 个。对于 Hack@DAC21 的 OpenPiton SoC，89% 的生成断言能够在 Cadence JasperGold FPV 中运行，且 92.2% 的断言非空（non-vacuous）。与现有开源手工编写的属性集相比，CHARGE 能针对其中 3 个手工属性写错的漏洞正确生成属性；此外，CHARGE 生成的属性还在 Hack@DAC21 OpenPiton SoC 中发现了一个先前未被识别的新漏洞。该研究展示了 LLM 和 CWE 知识在硬件安全验证中的潜力，为自动生成安全属性提供了新的思路，适合硬件安全研究人员、SoC 设计验证工程师以及关注 LLM 在安全自动化中应用的从业者阅读。

本文提出 Granite，一种用于对 RTL 级处理器设计进行模块化形式验证的方法论，旨在同时验证功能正确性和非泄漏性（nonleakage）。基于 ISA 泄漏契约，Granite 证明了带有推测执行、精确中断和 I/O 的流水线 RISC 设计的逐周期时序行为完全由契约中可观测的接口决定。对于遵循密码学常数时间纪律的程序（即不将秘密值影响任何可观测量的程序），该结果能够排除经已知或未知时序侧信道的信息泄漏。Granite 的规格仅约束功能正确性和信息流依赖，不规定指令的周期数、中断处理位置或子模块（如乘法器、内存）的具体延迟。其核心技术是'基于确定性的泄漏感知精化'，将正确性和机密性统一表示为与一族周期级确定性规格机器的轨迹等价。对于与秘密无关的非确定性，Granite 通过存在性参数化规格，使用仅作用于公开数据的不可信确定性函数来处理。子模块分别被证明满足其自身的泄漏感知规格，而这些证明组合成整体设计保证，因此适用于广泛的实现空间。作者声称这是首项在指令集级泄漏契约与微架构级逐周期执行（带线级观测）之间建立模块化和基础连接的工作。此外，该证明与一个认证静态分析相结合，可识别密码学常数时间代码，进而推导出关于硬件-软件密码实现的逐周期机密性的单一 Rocq 定理，从而从可信计算基（TCB）中消除了包括 ISA 契约在内的所有中间规格。

该论文提出了一种硬件-软件协同设计方法，旨在解决可信执行环境（如Intel SGX）中飞地内部隔离效率低下的问题。现有飞地设计通常将整个应用放在同一个安全边界内，缺乏内部隔离机制，导致一旦飞地内某个组件被攻破，整个飞地数据都会泄露。作者设计了一种轻量级的隔离架构，通过硬件扩展（如自定义页表权限级别）和软件运行时配合，在飞地内创建多个独立的安全域，并支持域间受控通信。实验基于修改的RISC-V处理器和Linux内核实现，评估表明该方法在提供细粒度隔离的同时，仅引入约5%的性能开销，相比现有方案（如多飞地模型）有显著优势。该工作为机密计算、多方数据协作等场景提供了更灵活高效的隔离方案。

该论文针对物联网智能锁设备，从信息物理安全角度提出了一种利用有意电磁干扰（IEMI）实现‘无线尖峰攻击’的方法。作者首先对一款市售智能锁进行逆向工程，识别其电子控制电路的关键攻击点（如电源线、信号线等），然后设计了特定的攻击信号波形，通过外部电磁场耦合到锁具内部电路，从而在无需物理接触或认证的情况下触发开锁动作。论文详细阐述了攻击向量开发的全流程：从硬件拆解、电路分析、信号注入点到波形设计与发射。实验成功演示了对目标锁具的非授权开锁。该研究揭示了IoT设备在电磁兼容性（EMC）方面的潜在脆弱性，即传统上认为安全的物理隔离可通过电磁手段被绕过。作者强调，此类攻击对智能家居安全构成威胁，并呼吁厂商在设计中考虑电磁屏蔽与滤波等防护措施。论文适合信息安全研究员、硬件安全工程师以及智能家居设备厂商阅读。

该论文针对现代系统级芯片（SoC）中硬件木马（HT）检测的可扩展性问题提出了一种新颖方法。由于SoC包含数亿至数百亿门电路，现有HT检测方法因规模庞大而不可行。作者将平铺的门级网表建模为以与-逆变图（AIG）表示的布尔网络，其中所有内部节点均为二输入与门，逆变位于边上。每个有向连接在知识图谱嵌入（KGE）框架中表示为三元组，生成紧凑且大小恒定的节点表示，保留多跳结构上下文。AIG的有界扇入和统一语义确保训练和推理复杂度与边数呈线性关系，解决了HT检测的主要可扩展性瓶颈。跨深层数据路径的符号化学习使模型能够区分电路结构与罕见且功能不一致的连接，这些连接表示潜在的木马触发器和负载。在大规模SoC基准测试上的实验表明，木马节点与良性节点在几何上清晰分离，且方法具有实际可扩展性。

该论文提出一种名为Oreo的软硬件协同设计方法，旨在加强地址空间布局随机化（ASLR）对抗微架构侧信道攻击的能力。ASLR是目前广泛部署的内存破坏防御机制，通过随机化进程的虚拟地址来防止攻击者获知程序内容在内存中的位置。然而，微架构侧信道攻击（如基于缓存的攻击、分支预测攻击等）已被证明能够绕过ASLR，泄露其随机化密钥。论文首先系统分析了现有的微架构攻击，识别出多个信息泄漏路径。由于ASLR暴露的攻击面广泛，单纯依靠软件或硬件难以有效防御。为此，Oreo引入了一种新的内存映射接口，在虚拟地址转换为物理地址之前，先移除其中的随机化比特位。这一额外步骤确保随机化后的虚拟地址不会暴露给微架构结构（如缓存、TLB等），从而阻止侧信道泄漏ASLR秘密。Oreo对用户程序透明，无需修改应用程序代码，且性能开销较低。作者在Linux平台上基于硬件模拟器gem5实现了原型并进行了评估，验证了其有效性和低开销。该研究面向系统安全研究人员和处理器设计者，为防御微架构侧信道攻击提供了新的思路。

该论文提出了一种名为PATCH-FFT的基于补丁的Transformer架构，用于通过频域分析功率迹线检测休眠态的硬件木马。硬件木马（HT）是恶意实体嵌入集成电路中的恶意电路，通常通过功率侧信道隐秘泄露敏感信息，并在触发条件激活前保持休眠状态以避免检测。对于信息泄露型木马，在休眠态检测至关重要，因为一旦触发，秘密数据即被窃取。现有方法主要关注激活态木马，对休眠态检测效果不佳。PATCH-FFT首先使用实快速傅里叶变换（rFFT）将时域功率测量值转换为频域表示，从而揭示传统时域分析难以发现的频谱签名。然后，将频域信号分割为多个补丁，输入Transformer模型进行二分类（良性与木马植入）。实验在Trust-Hub基准数据集上进行，包含多种木马类型。结果表明，该方法在休眠和激活木马场景下平均检测准确率达到90.94%，优于现有最先进方法，尤其在休眠木马检测方面，之前的时间域方法无法有效处理该类问题。该工作为硬件安全领域提供了一种新颖、有效的休眠木马检测手段。

该论文研究了基于延迟的物理不可克隆函数（PUF）中的硬件木马插入问题。PUF 利用制造过程中的延迟变化实现设备认证和密钥生成，但其非确定性特性使得恶意逻辑难以被检测。作者提出了一个统一的仿真框架，用于评估多种延迟型 PUF 架构（如仲裁器 PUF、环形振荡器 PUF 等）和木马类型（如触发型、有效载荷型）的隐蔽性。实验同时评估了功能指标、硬件开销和对机器学习建模的抵抗能力。结果表明，休眠木马能保持 PUF 预期行为、结构特征和建模抵抗力，只有在激活后才会出现可检测的退化，这意味着传统验证方法无法在有效载荷执行前识别嵌入的木马。这一发现揭示了当前 PUF 安全假设的漏洞，强调需要将 PUF 和硬件木马作为耦合安全问题来评估。

本文针对传统硬件特洛伊木马检测方法难以发现休眠态木马的问题，提出一种基于神经控制微分方程（NCDE）和功率迹分析的早期检测与预测方法。该方法首先在无木马数据上训练NCDE模型，学习芯片的正常功耗行为模式；随后结合线性判别分析（LDA）分类器，利用标注数据区分无木马、休眠木马和激活木马三种状态。通过滑动窗口处理侧信道测量值，NCDE模型能够捕捉微小的功耗偏差，即使木马处于休眠状态也能被识别。实验在标准硬件木马基准测试集上进行，结果表明该方法比传统机器学习方法具有更高的检测准确率，且对超过灵敏度阈值的休眠木马同样有效。主要贡献包括：首次将NCDE用于硬件木马检测、实现了对休眠木马的早期预警、以及通过功耗时序分析提升了检测鲁棒性。适合硬件安全研究人员、芯片设计验证工程师以及侧信道分析从业者阅读。

论文提出 SPARC，一个自动化的预硅功耗侧信道泄漏（PSCL）评估与根因分析框架。PSCL 源自处理器架构和微架构的偶然因素，对密码软件的机密性构成严重威胁。现有方案受限于仿真可扩展性差，或无法将泄漏归因于正确的硬件信号和软件指令，阻碍了全面的根因分析。SPARC 利用宏单元级信息流追踪（IFT），辅以增强的阴影逻辑，标记源自秘密相关数据的切换活动。通过隔离这些活动，SPARC 应用统计泄漏测试检测 PSCL，同时将泄漏归因于特定硬件信号，并将这些信号映射到对应的软件指令，从而提供硬件和软件的全链路泄漏评估与根因分析。为验证 SPARC，在多个开源 RISC-V CPU（包括 32/64 位内核，顺序/乱序流水线）上，针对多种密码负载（包括掩码/未掩码 AES 和 ML-KEM/CRYSTALS-Kyber-512）进行了评估。SPARC 成功恢复了已知泄漏源，并识别了特定微架构泄漏源，在类似设计上实现了每条迹线 8 倍的仿真加速。通过在预硅阶段实现精确且可扩展的根因分析，该工作提供了一个实用框架，可在设计流程早期缓解 PSCL，从而增强未来处理器的安全性。

该论文提出 Encarsia，一种通过自动注入缺陷（bug injection）来评估 CPU 模糊测试器（fuzzer）有效性的框架。研究背景：随着 CPU 设计复杂度增加，硬件漏洞层出不穷，模糊测试成为发现 CPU 漏洞的主流手段，但不同 fuzzer 的覆盖能力和检出率缺乏系统比较。核心问题：现有评估依赖真实漏洞集，样本有限且难以复现；人工注入缺陷的方式开销大、可重复性差。方法：Encarsia 自动向 RTL（寄存器传输级）设计（如 Rocket Chip、BOOM）中插入预定义类型的错误（包括控制流、数据流、时序等类别），生成带标注的基准测试集。然后运行多个 CPU fuzzer（如 DifuzzRTL、RTLCheck、Solt 等人工作），统计缺陷被触发的比率。实验证明，Encarsia 能够公平评估不同 fuzzer 针对不同类型缺陷的检测能力，并揭示其各自盲区。主要贡献：1）定义了 CPU 缺陷分类体系；2）开发了自动插入工具；3）提供了标准评估数据集；4）给出了多个流行 fuzzer 的详细对比结果，为后续改进指明方向。

本论文是一篇系统化知识综述（SoK），旨在全面审视安全随机化缓存（Secure Randomized Caches）领域的研究现状。随机化缓存是一种旨在抵御基于缓存的侧信道攻击（如Flush+Reload、Prime+Probe）的硬件或软件对策，其核心思想是通过随机化缓存行与内存地址的映射关系，使攻击者难以推断出受害者的访问模式。论文首先归纳了随机化缓存的设计空间，包括随机化粒度和映射函数（如静态随机化、动态随机化、基于加密的映射等）。接着，论文系统分类了现有的随机化缓存方案（如CEASER、CEASER-S、ScatterCache等），并从安全性（抗泄露能力）、性能开销、硬件复杂度等维度进行了对比分析。论文还讨论了针对这些方案的具体攻击方法（如利用重复访问模式、时序分析等），并分析了不同随机化策略的理论安全界限。此外，论文指出了当前研究的不足之处，例如缺乏统一的安全评估基准、对实际处理器微架构的适应性不足等，并提出了未来研究方向，如结合机器学习攻击的防御、可证明安全的随机化设计等。对于安全从业者，本文提供了理解随机化缓存优缺点的全景视图，有助于评估其在真实系统中的应用风险。

本文针对 AES 加密算法的硬件实现，提出了一种新的二阶掩码方案，旨在抵抗侧信道攻击（如功耗分析）。传统的掩码技术需要大量随机数来保证安全性，而本文通过最小化共享数量（仅需 d+1 个共享，其中 d=2）和降低随机数复杂度，显著提升了效率。具体方法基于塔域分解（tower field decomposition）来实现 S 盒的掩码，利用“换岗”（changing of the guards）技术对分解的中间分支进行重新掩码，从而在不使用随机数的情况下达到一阶探测安全性，并确保输出均匀分布。为了获得多轮安全性，通过对探测信息传播的理论分析，减少了每轮所需的随机数重掩码量。最终，该设计在延迟和面积方面与现有技术相当，但随机数复杂度降低了 8 倍以上（总共仅需 1268 比特随机数，包括明文和密钥的共享）。论文还提供了理论安全证明，并在 FPGA 上实现了原型，通过实验室分析验证了其安全性。该工作适合硬件安全设计者、密码实现工程师以及侧信道攻击防护研究人员阅读。

传统时间锁谜题通过强制要求串行计算步骤来实现对加密秘密的延迟访问，但基于软件的实现无法从根本上限制单个步骤的物理执行速度，因此容易受到硬件加速和算法优化的攻击。现实中，现有方案更像是“步骤锁”而非真正的“时间锁”，在数十年难以预测的硬件进步面前，其长期延迟保证高度不确定。为解决这一根本性局限，本文提出物理时间锁谜题（P-TLP）新范式。P-TLP将求解延迟直接锚定于硅基硬件固有的、受硬件限制的评估延迟。通过利用噪声物理不可克隆函数（PUF）作为不可并行化的延迟预言机，P-TLP在随机预言机模型下实现了对并行计算和算法加速的抵抗。为容忍PUF评估噪声同时保持紧致可预测的求解延迟窗口，本文提出一种复合谜题架构，组合多个独立的基础谜题。作者正式证明了顺序贪婪求解策略的最优性，并利用Hoeffding和Berry-Esseen界推导出紧致的求解延迟窗口。此外还证明了早期求解的困难性，表明拥有大量经典计算预算的对手无法绕过物理强制的PUF评估瓶颈。基于可配置环形振荡器PUF的FPGA原型验证了理论分析，分析预测的延迟与实测高度吻合。结果表明，P-TLP能够提供高度可预测的长期延迟保证，适用于数字遗产管理等高价值应用。

本文提出了一种针对可信执行环境（TEE）的新型物理攻击方法，称为TEE.Fail。攻击者通过在DDR5内存总线上进行中间人拦截（Memory Bus Interposition），能够在TEE（如Intel SGX、AMD SEV等）的保护下窃取敏感数据或注入恶意数据。研究团队设计并实现了一个基于FPGA的硬件探测平台，该平台可以无干扰地插入到DDR5内存通道中，实时监控和修改内存流量。实验在真实硬件（包括Intel和AMD的最新处理器）上验证了攻击的有效性：攻击者可以绕过TEE的内存加密和完整性保护，读取CPU与内存之间传输的明文数据（如加密密钥、机密计算负载）。论文还讨论了防御措施，包括更严格的物理安全、内存总线加密以及完整性校验机制。该工作揭示了即使是最新一代DDR5内存标准也无法完全抵御物理层攻击，对依赖TEE的云服务、机密计算场景构成严重威胁。

本文提出了一种名为BreakFAST的混淆副手攻击，针对AMD安全加密虚拟化-安全嵌套分页（SEV-SNP）技术。SEV-SNP是AMD EPYC处理器中用于保护机密虚拟机（VM）的硬件安全机制，旨在防止恶意管理程序访问VM内存。攻击者利用AMD Infinity Fabric（一种片上互连架构）中的设计缺陷，通过构造特定的内存请求，诱导系统组件（如内存控制器）错误地授权访问受保护的页面。具体而言，BreakFAST攻击利用了SEV-SNP中地址转换旁路（Address Translation Bypass）的一个漏洞，使得攻击者能够将恶意数据注入到目标VM的物理内存中，从而破坏机密性和完整性。作者在真实AMD EPYC平台上实现了该攻击，并展示了如何泄露VM内部的敏感数据以及注入恶意代码。该工作揭示了即使是最先进的硬件信任执行环境（TEE）也存在设计层面的侧信道和逻辑漏洞，对机密计算的安全假设提出了严峻挑战。论文详细描述了攻击原理、实现步骤以及可能的影响范围，并讨论了现有的缓解措施及其局限性。

该论文提出了一种名为Vogls的开源Verilog模拟器，专门用于预硅功耗侧信道分析。现有功能验证模拟器（如Icarus Verilog和Verilator）在侧信道分析场景中存在不足：它们要么无法高效生成大量短迹线，要么缺乏精细的定时模型。Vogls首次结合了编译代码性能、全定时模拟（full-timing simulation）以及对模拟状态的细粒度控制。在门级AES设计上，Vogls比Icarus Verilog快5.9倍；在PicoRV32 RTL设计上，虽然比Verilator慢约30%，但提供了更精确的定时模型。Vogls提供了Python接口，允许用户在不修改硬件设计的情况下暂停、分支、检查和变异模拟点，从而保持定时和泄漏特征。此外，其迹线采集工作流只需执行一次设置代码，然后在兴趣点分支，避免了每次迹线都从复位重新模拟的开销。案例研究在RTL、GTL和全定时GTL抽象级别成功实现了差分功耗分析攻击，恢复了密钥。该工具旨在加速硬件安全设计的侧信道分析评估过程。

ColumnDisturb 是一种新型的数据干扰错误，当 DRAM 中某一行（攻击行）被激活时，会导致数百行之外的受害者行（子阵列内位翻转）以及相邻子阵列中的受害者行（子阵列间位翻转）发生位翻转。现有的子阵列级解决方案（如 SALT 和 REGA）可容忍子阵列内的 ColumnDisturb，但针对子阵列间的干扰，需要扩展为 ColumnDisturb 保护（CDP），即对相邻子阵列执行额外的相邻计数器递增（ACI）。ACI 的触发频率高达需求激活的两倍，导致内存 bank 感知的激活次数增至三倍，从而带来 17% 的性能下降（TRHD=500 时）以及显著的刷新开销。本文提出 CODA 架构，旨在以几乎为零的开销容忍 ColumnDisturb。CODA 包含三种变体：CODA-E（Evade）利用相邻子阵列若收到需求激活则可跳过 ACI 的原理，将 ACI 减少两倍；CODA-F（Fraction）借助 ColumnDisturb 的时间窗口特性，仅对 ACI 执行分数递增，降低 2~16 倍的 ACI 频率；CODA-G（Gangskip）以多子阵列组为单位，跳过组内相邻子阵列的 ACI，进一步降低 2~8 倍。综合三种技术，CODA 可将 ACI 减少 12~1300 倍，从而在零性能与功耗开销下完整容忍 ColumnDisturb。实验基于 DDR5 参数进行模拟，验证了 CODA 的有效性。本工作对高密度 DRAM 的可靠性设计有重要指导意义，适合硬件安全研究人员、DRAM 设计者和数据中心架构师阅读。

本文提出了一种名为CC（Cryptographic Companion）的新型全盘加密（FDE）方案。传统的FDE通常由操作系统驱动实现，用户需在主机端提供密钥才能透明访问加密磁盘。CC另辟蹊径，在主机系统与外置硬盘之间插入一个通用的单板计算机（如树莓派），该设备运行Linux并支持USB On-The-Go，充当中间件。主机通过标准USB大容量存储接口与CC通信，完全不知晓底层加密的存在；CC负责执行所有加密/解密及认证操作，并将加密后的数据块存储到外置USB硬盘中。这种设计带来了多项关键优势：灵活性高（可适配不同加密算法）、成本低廉（使用通用硬件和开源软件）、透明性（对主机无要求）、可审计性（中间设备可记录日志）以及抵御恶意磁盘固件攻击的能力。实验评估表明，当前原型在大多数常见使用场景下性能足够高效。本文适合关注存储加密、硬件安全及可信计算的研究人员和工程师阅读。

该论文针对传统架构中巨大的数据搬运开销问题，提出了一种基于电阻式存储计算（IMC）的深度神经网络（DNN）加速器安全加固方法。传统IMC加速器使用自旋轨道矩磁隧道结（SOT-MTJ）等新兴器件绕过“存储墙”并降低泄漏功耗，但面临双重硬件威胁：制造工艺变异（PV）导致可靠性下降并增加故障注入的脆弱性，以及功率侧信道攻击（SCA）泄露敏感信息。现有防御手段通常分别处理这两种威胁，缺乏统一方案。本文提出ARMOR-IMC，一个后训练框架，在不重新训练模型的情况下同时加固模拟IMC加速器以抵御PV和SCA。该方法在IMAC-Sim模拟器中实现，利用提出的变异影响评分（VIS）指导故障观察窗口（FOW）的映射，并引入每次推理泄漏（LPI）指标来量化随机注入下输入相关的功率变化以及由此导致的有效信噪比降低。实验表明，PV引发的故障可使准确率下降超过50%，而所提方法能恢复接近基线的准确率，并减轻基于相关性分析的功耗攻击威胁。该工作为模拟IMC加速器的安全设计提供了新思路，适合硬件安全、可信机器学习领域的研究人员和工程师阅读。

该论文首次系统性地研究了水下数据中心（UDC）面临的声学注入攻击威胁。与陆地数据中心不同，水下环境的长距离声波传播特性使得攻击者能够通过声学信号远程干扰关键基础设施。作者构建了接近真实UDC服务器操作的试验台，通过封闭水体实验和开放湖泊实验，实证评估了声学注入攻击对容错存储设备、资源分配软件和分布式文件系统的影响。实验表明，攻击者可使RAID 5存储系统吞吐量降低17%至100%；仅需2.4分钟的持续声学注入即可导致分布式文件系统节点无响应并自动移除；使分布式数据库延迟增加高达92.7%，降低系统可靠性；诱导负载均衡管理器将高达74%的资源重定向至目标服务器，造成过载或资源共置。在湖泊开放实验中，使用商用扬声器在最大允许距离6.35米处实现了可控的吞吐量降级。论文还评估了标准防御措施的有效性，并提出了基于机器学习的检测系统，在30秒FIO基准测试数据集上达到0%假阳性率和98.2%真阳性率。该工作旨在帮助制造商主动保护UDC免受声学注入攻击，确保海底计算基础设施的安全。适合安全研究人员、数据中心设计者和水下基础设施运营商阅读。

空间内存错误（如缓冲区溢出）在C/C++程序中依然是最常见的漏洞类型之一。尽管已有大量研究，但即使部分缓解方案的实际性能开销仍然过高，难以在生产环境中部署。为了降低成本，近年来的解决方案转向硬件辅助技术，例如Arm的内存标记扩展（MTE）。然而，现有MTE方案面临两大挑战：一是频繁的内存（重新）标记导致较高开销，尤其是在栈上；二是依赖随机内存标签的保密性，仅提供概率性的安全保证。本文首先通过实验证明随机标签的保护有限，攻击者可以通过推测执行（speculative probing）推断出内存标签。接着，作者提出StickyTags，一种确定性的MTE解决方案，能够高效缓解有界空间内存错误。StickyTags将栈和堆组织成按大小分类的区域，对每个区域应用预先确定的持久内存标签模式。这样，内存标签只需初始化一次，之后同一大小类的对象可以复用这些标签，从而消除了昂贵的重新标记开销。标签采用固定的循环分配方式，为每个对象周围提供较大的隐式空间防护。尽管防护大小受限于4位MTE的16种标签，但该保护是高效且确定性的。实验表明，StickyTags在SPEC CPU2006基准测试上实际运行时开销不超过4%，并且能完全缓解一个基于概率性MTE方案评估的8个空间CVE中的7个。该工作为低开销、确定性内存安全缓解提供了新思路。

该论文提出了一种自动化框架，用于在集成电路（IC）设计流程中生成基于标准单元实现的隐蔽硬件木马（HT）。传统硬件木马评估通常假设木马插入发生在RTL实现或门级网表阶段，但忽略了攻击者可利用不可信供应商提供的被篡改标准单元库，将恶意行为隐藏在标准单元内部。本文框架首先分析映射后的设计，识别具有稀有输入条件的候选单元实例，然后应用有效载荷模板，这些模板仅在触发条件满足时破坏选定单元的输出。实验在开源组合和时序基准设计上进行，结果表明该框架能够在不同单元类型和设计规模下生成有效且隐蔽的木马实例。这项工作揭示了当前木马检测假设中的关键空白，强调了在零信任IC设计流程中需要对标准单元实现进行单元级验证。

该论文提出了CURE，一种新型的安全架构，旨在解决现有可信执行环境（TEE）解决方案的三大设计缺陷：1）现有TEE采用“一刀切”的方式仅提供单一飞地类型，而不同服务需要灵活的飞地以适应其需求；2）现有TEE无法有效支持新兴应用（如机器学习即服务），这些应用需要与外设（如加速器）的安全通道或多个核的计算能力；3）对缓存侧信道攻击的保护要么是事后补丁要么不切实际，缺乏缓存资源与单个飞地之间的细粒度映射。CURE通过提供三种不同类型的飞地来解决这些问题：子空间飞地提供所有执行特权级别的垂直隔离，用户空间飞地为非特权应用提供隔离执行，自包含飞地允许跨多个特权级别的隔离执行环境。此外，CURE支持将系统资源（如外设、CPU核心或缓存资源）独占分配给单个飞地。CURE仅需最小的硬件改动，同时显著提升了硬件辅助安全架构的技术水平。作者在基于RISC-V的SoC上实现了CURE，并通过硬件开销和性能开销进行了全面评估，标准基准测试的几何平均性能开销为15.33%。

本文提出 DiveFuzz，一种通过多样性指令构造来增强 CPU fuzzing 的方法。在 CPU fuzzing 中，全面探索架构状态类似于生成多样化的测试用例，这需要合理的操作码分布以及指令执行结果（通常通过写回数据衡量）的多样性。然而，作者对现有最先进 CPU fuzzer（如 DifuzzRTL、Cascade）的分析发现，它们在 fuzzing 过程中存在写回数据高度重复和操作码分布不平衡的问题。DiveFuzz 通过运行时精细控制指令的操作数并结合上下文语义关联，生成具有多样化写回数据和语义关联的指令流。此外，DiveFuzz 引入了一种新颖的变异器，能够监控 fuzzing 过程以动态调整操作码分布，并准确消除误报。实验使用五种常见的覆盖率指标评估，在达到相同覆盖率时，DiveFuzz 的速度比 DifuzzRTL 快 204 倍，比 Cascade 快 114 倍。在四个开源 RISC-V CPU（香山、CVA6、Rocket、NutShell）上测试，共发现 26 个新 bug，其中 15 个已分配 CVE 编号。该工作主要贡献在于：1) 揭示现有 CPU fuzzer 在指令多样性方面的不足；2) 提出通过操作数控制提升写回数据多样性的方法；3) 设计自适应变异器优化操作码分布；4) 在真实硬件上发现大量新漏洞。本文适合硬件安全测试工程师、CPU 设计验证人员以及 fuzzing 技术研究者阅读。

本文回顾了针对树莓派RP2350微控制器的黑客挑战活动，该活动旨在测试其安全特性并鼓励社区参与安全研究。虽然具体技术细节需查阅原文，但论文强调了通过透明化设计（如公开安全架构、提供硬件调试接口）来提升系统整体安全性的理念。作者们分享了挑战中发现的若干安全薄弱环节及其对嵌入式系统安全设计的启示。

本论文是一篇关于深度学习硬件侧信道漏洞与防御措施的综述。随着深度学习模型在医疗、金融、安全等关键领域的广泛应用，确保其免受新兴威胁变得至关重要。侧信道攻击（SCAs）是一类特殊威胁，它利用硬件的物理或微架构特性（如功耗、电磁辐射、时序、缓存行为等）来窃取敏感信息，包括模型架构、参数甚至用户输入，而无需直接访问模型内部。论文首先对泄漏源和攻击者目标进行了分类：泄漏源可划分为时序、功耗、电磁、声学等；攻击者目标分为窃取模型架构、提取超参数、恢复输入数据等。接着，论文分析了多项代表性研究，这些研究展示了针对深度学习硬件（如GPU、TPU、FPGA）的实际侧信道攻击案例，证明攻击的可行性和危害性。例如，通过监控功耗或缓存访问模式，攻击者可以推断神经网络层数、激活函数类型、权重精度等信息。然后，论文回顾了现有防御措施，包括硬件层面的随机化技术、掩码方案、恒定时间执行，以及软件层面的混淆、噪声注入、屏蔽等。最后，论文指出了当前开放的研究挑战和未来方向，例如：如何在性能与安全之间取得平衡；针对新型架构（如Transformer）的侧信道攻击；以及更有效的自动化防护评估工具。本文适合安全研究人员、硬件设计工程师以及关注深度学习部署安全性的从业者阅读。

本文针对SCONE逻辑锁定方案（发表于DAC'25）进行了全面的安全分析。SCONE通过从原始主输入派生的额外编码输入扩展逻辑锁定接口，包含两种变体：1）with-ES变体：关键编码阶段以硬件实现；2）without-ES变体：锁定设计直接暴露宽度为n+m的编码接口。作者证明两种变体均存在漏洞。对于without-ES变体，当额外编码输入是原始输入的确定性线性函数时，有效编码输入空间仍为n维（尽管名义上扩展到n+m输入），因此接口扩展并未提供额外的暴力破解维度。对于with-ES变体，提出了一种多项式时间白盒攻击，能从锁定网表中精确恢复附加输入计数和线性编码关系，在所有评估实例上实现100%恢复。此外，还开发了一种黑盒程序，无需重建隐藏编码器即可从有效编码输入样本中验证相同的维度塌缩。实验在ISCAS-85和ITC-99基准上验证了结果，并在ARM Cortex-M0 RTL基准上演示了精确的白盒恢复。最后，论文提出了一种轻量级非线性缓解措施，并证明其在SCONE考虑的所有代表性攻击集下未表现出本文发现的漏洞。该研究揭示了逻辑锁定防护机制的根本弱点，对硬件安全领域具有重要警示意义。

硬件安全验证是一个多阶段流程，工程师需要处理复杂的设计分析、威胁考量与验证策略，但现有验证环境缺乏结构化的安全指导支持。虽然对话式AI可以提供按需帮助，但直接使用通用型聊天机器人（如ChatGPT、Gemini）存在风险，因为它们容易产生幻觉且依赖静态过时知识。为此，本文提出VeriChat——一个面向硬件安全验证的领域专用对话助手，旨在增强而非取代现有验证工作流。VeriChat采用检索增强的多智能体架构，包含三个专门智能体，它们协作降低幻觉，提升响应的透明性与可靠性。除问答功能外，VeriChat还集成了开源EDA工具（Icarus Verilog、Yosys、SymbiYosys），能直接对用户提供的RTL设计执行语法检查、综合分析、仿真与形式化验证。综合评估显示，VeriChat的忠实度得分为87.73%，显著优于主流商用模型。通过一个AES S-Box IP上的硬件木马检测案例，VeriChat在多次对话中自主完成木马识别、仿真与形式化证明，成功发现隐蔽的密钥泄露漏洞。

本论文提出了一种针对标准单元库的新型硬件木马（HT）威胁模型，并开发了相应的风险评估与预防方法。在无晶圆厂半导体制造模式下，设计方将版图交由代工厂制造，这为恶意HT插入提供了可乘之机。现有研究多关注标准单元之间的空白区域，但本文首次深入分析作为数字设计基本构建模块的标准单元本身存在的脆弱性。作者假设标准单元库本身不可信：攻击者在库中预置失活的HT单元，设计方使用该库完成综合与实现，但无法察觉异常；随后代工厂在制造过程中将失活单元替换为激活版本，从而在芯片中植入HT。基于开源和工业EDA工具，论文将Saed32nm和Sky130nm标准单元库转化为恶意库，并在AES-128加密核、以太网控制器和WISHBONE DMA引擎三个基准电路上进行了验证。实验表明，使用受感染库综合出的电路在单元总数、面积、动态功耗和静态功耗等设计级特征上与干净库差异极小，使得传统基于特征的检测方法难以区分。为了防御此类攻击，论文进一步提取上述特征用于二分类检测，评估了不同机器学习模型的检测效能。该研究揭示了供应链中一个被忽视的安全漏洞，并为标准单元库的完整性验证提供了新思路。

该论文提出了一种名为CacheWarp的新型软件故障注入方法，核心思想是通过选择性重置处理器状态来诱导系统出现可控的错误行为。与传统物理故障注入（如激光、电磁）不同，CacheWarp完全基于软件实现，无需接触硬件。其原理是利用处理器缓存行填充与驱逐的时序差异，通过精心构造的内存访问模式，在特定时刻触发缓存一致性协议中的漏洞，导致数据损坏或指令执行错误。作者在主流x86和ARM处理器上验证了该方法的有效性，实验表明能够以高成功率绕过操作系统安全机制、篡改关键数据结构（如页表权限），并可在远程场景下实施。该工作揭示了现代处理器微架构中缓存一致性作为新型攻击面的可能性，对系统安全设计提出了新挑战。

本文提出了一种名为 VoltSchemer 的新型攻击方法，通过向无线充电器注入精心设计的电压噪声，攻击者可以操纵充电器的行为，从而实现对受电设备的非授权控制。研究背景在于无线充电技术日益普及，但现有安全研究多聚焦于通信协议层面，忽视了电源传输通道的物理安全。核心方法是通过调节电源电压的幅度、频率和相位，产生特定的噪声模式，这些噪声会被无线充电器的控制电路解调并误认为是合法的控制指令。实验证明，该攻击能够导致设备过热、电池损坏、数据传输错误甚至固件篡改。主要贡献包括：首次系统性地分析了无线充电器电源链路的脆弱性；设计并实现了低成本（约10美元）的噪声注入装置；展示了针对Qi标准充电器的多种攻击场景。本文适合硬件安全工程师、物联网安全研究人员以及无线充电标准制定者阅读。

本文聚焦后量子密码标准ML-KEM（即Kyber）在硬件实现中面临的侧信道攻击威胁。ML-KEM的解封装过程包含Fujisaki-Okamoto（FO）验证步骤，该步骤对功耗和电磁侧信道分析特别敏感。作者针对常见的FPGA实现和微控制器实现，分别评估了三种验证方案：未保护实现、基于哈希的一阶掩码实现以及高阶掩码实现。实验结果表明，尽管FPGA提供更高的速度和并行性，但其侧信道泄漏往往更严重，尤其是在高带宽配置下。高阶掩码设计仍因硬件级效应和数据相关处理而泄漏底层数据信息。更关键的是，FPGA上的并行处理引入了足够的一阶泄漏，能够实现完整的私钥恢复。这些结果强调了在性能受限和并行化的硬件环境中保护后量子密码算法的持续挑战。本文适用于硬件安全工程师、后量子密码实现者以及侧信道防御研究人员。

该论文研究了硬件图形数据压缩的侧信道安全隐患，重点关注 GPU 中集成的无损压缩模块（如 Display Stream Compression 或类似机制）如何意外地成为信息泄露的渠道。研究者发现，由于压缩算法对输入数据的统计特性敏感，其压缩率（从而压缩时间）会随数据内容变化而产生可观测的差异。跨进程攻击者可以通过共享 GPU 缓冲区或观察渲染时序，推断出受害进程的图形数据中是否存在特定模式或秘密信息。论文提出了一种新的侧信道模型，基于压缩后数据大小的变化或渲染帧率的波动来提取信息。实验证明，在现代 GPU 上，该信道可以达到足以泄露像素值或文本内容的带宽。研究强调，即使图形数据本身不被内核直接共享，压缩的副作用也可能破坏隔离性。该工作首次系统性地评估了 GPU 图形压缩作为侧信道的风险，为未来的硬件安全设计提供了警示。

该论文聚焦于未初始化内存访问导致的内存安全问题。在C和C++等语言中，约10%的内存安全漏洞源于未初始化变量。现有软件缓解措施不足，而硬件能力模型（如剑桥大学的CHERI）能有效解决空间和时间内存安全缺陷，但无法处理未初始化变量引发的未定义行为。为此，作者提出“条件能力（conditional capabilities）”扩展，在CHERI能力模型基础上增加基于先前操作的内存访问策略，例如强制执行“写入前读取（Write-before-Read）”规则，即禁止读取未被至少一次写入的内存。论文详细介绍了架构扩展、编译器支持，并在QEMU全系统模拟器和基于FPGA的CHERI-RISCV软核上进行了评估。实验表明，条件能力具有实用性，检测准确率高，且平均性能开销仅为约3.5%，与基线CHERI能力开销相当。该工作为硬件级防御未初始化内存访问提供了新思路，适合安全架构师、硬件安全研究人员以及编译器开发者阅读。

本文探讨了纳米机电系统（NEMS）作为一种新兴硬件安全原语在先进封装和半导体制造中的应用。随着硬件安全威胁（如篡改、伪造和供应链渗透）不断升级，现有数字安全方法面临逆向工程、侧信道攻击和环境退化等挑战。作者提出利用NEMS的机械不可预测性和制造诱导的纳米尺度变异性，构建物理不可克隆函数（PUFs）、形状记忆材料、基于共振的指纹和物理解锁架构等安全机制。这些系统能够在器件层面实现物理保证、篡改检测和身份认证，具有低功耗、抗逆向工程和侧信道攻击的优势，并且可无缝集成到标准半导体制造流程中。论文通过理论分析和案例研究展示了NEMS在国防、航空航天、关键基础设施和消费电子等领域的可扩展、可验证安全解决方案潜力。核心贡献在于提出将NEMS从传统MEMS领域拓展至硬件安全，为抵御物理攻击提供了一种鲁棒且低功耗的替代方案。

随着图神经网络（GNN）在电路设计与分析等关键任务中成为标准工具，其安全与隐私风险亟需关注。本文首次系统评估了梯度泄露攻击（GLA）对电路设计与硬件安全任务中GNN的威胁——这一实际风险此前被严重忽视。作者在标准网表基准（ISCAS'85、EPFL、TrustHub）上训练了包括GraphSAGE、GCN、GIN和GAT在内的多种主流GNN模型，测试其面对GLA的脆弱性。实验表明，GLA能够泄露敏感信息，例如门类型和硬件木马的独特特征，这可能帮助攻击者分析逻辑锁定方案或规避木马检测机制。分析发现，风险受架构影响：注意力机制（GAT）加剧泄露，而单射聚合（GIN）表现出相对较强的鲁棒性。研究还评估了多种先进防御技术，包括差分隐私、梯度裁剪、安全聚合、量化模型压缩和对抗训练，发现这些方法仅在特定设置下提升鲁棒性，且可能损害模型性能。本文为隐私保护的GNN提供了关键见解，并强调需要更强健和高效的防御。作者公开了完整方法和实验成果。

本文提出 Xenon，一种求解器辅助的交互式形式化验证方法，用于证明 Verilog 硬件设计在常时执行。常时执行是抵御基于时序的侧信道攻击的关键属性。Xenon 通过引入常时反例的新概念，自动合成最小化秘密假设集合，并在交互式验证循环中定位验证失败根源，显著降低调试工作量。为加速验证，Xenon 利用 Verilog 模块摘要实现模块化，避免重复验证相同实例。实验表明，Xenon 能验证多种电路，包括高度模块化的 AES-256 实现（验证时间从六小时降至三秒）以及 ScarV 侧信道加固的 RISC-V 微控制器（规模比此前验证的设计大一个数量级）。小规模用户研究发现，Xenon 帮助非专家用户比现有工具更正确、更快速地完成验证任务。

该论文提出 BipBipCache，一种直接映射缓存控制器，集成了 BipBip 可调块密码（TBC），用于实时加密缓存数据和标签，以保护片上 SRAM 缓存中的敏感数据免受冷启动、总线探测和 SRAM 读出攻击。作者从以解密器为中心的规范重建了首个流水线硬件 BipBip 加密器，并在缓存数据路径中与一个 3 周期解密器协同工作。核心架构贡献在于：6 周期加密延迟并未完全转化为 6 周期写惩罚——加密器的前三个阶段与标签解密和命中检测重叠，导致命中验证后实际写提交仅需 3 周期。论文基于 Xilinx Artix-7 FPGA 验证了加密器和解密器正确性（对标 BipBip C++ 参考实现的五个向量），报告了资源利用率（3,356 LUTs，占器件 16.1%；加密逻辑约占 LUT 的 79%），并在硬件上确认了端到端运行。该工作针对消费级和嵌入式处理器中易失性缓存的数据机密性威胁，为低延迟可调加密在缓存控制器中的集成提供了可行性方案。

DDR5内存标准引入了每行激活计数（PRAC）作为缓解Rowhammer攻击的机制，通过跟踪每行的激活次数并在超过阈值时触发缓解刷新。然而，当前PRAC设计的安全性评估依赖于人工构造的攻击模式，缺乏对安全属性的形式化验证或自动化漏洞发现技术。本文提出AutoPRAC，首个利用模型检查器自动化测试PRAC防御安全性的框架。AutoPRAC将PRAC实现建模为有界状态机，并针对最坏情况下的神谕攻击者检查安全关键属性。若属性被违反，框架会生成具体的反例轨迹，对应一次成功的攻击。使用AutoPRAC，作者在最新的PRAC防御方案MOAT中发现了一个此前未报告的缺陷：其计数器重置策略允许最多34次激活超过Rowhammer阈值而未被检测到。实验表明，AutoPRAC能够自动发现Rowhammer缓解措施中的细微安全缺陷，可作为PRAC设计的早期攻击发现辅助工具。该研究为硬件安全验证提供了新思路，尤其适用于新型内存防御机制的形式化分析。

本研究深入探讨了铁电随机存取存储器（FRAM）技术在面对故障注入攻击时的脆弱性。FRAM作为一种非易失性存储技术，广泛应用于医疗设备、工业控制系统和智能卡等安全敏感领域。论文通过系统性的实验设计，对FRAM芯片施加电压毛刺、电磁干扰和激光注入等多种故障注入手段，分析了其在不同工作条件下的错误表现。研究发现，攻击者可以利用精确时序的故障注入，在特定数据写入或读取操作中翻转比特位，或导致存储单元产生永久性损伤。实验还揭示了FRAM特有的铁电效应在故障注入下的非线性行为，与传统SRAM/DRAM相比具有不同的故障模型。作者提出了一个故障模型分类框架，并评估了现有硬件安全防护措施（如错误纠正码、冗余存储）的有效性。结果表明，部分防护方案在特定注入参数下仍可被绕过。该工作为FRAM安全评估提供了实验数据和理论依据，对设计安全嵌入式系统具有参考价值。

现代DRAM芯片容易受到读取干扰现象的影响，例如RowHammer和RowPress，这些现象会在访问相邻行一定次数后导致比特翻转。ColumnDisturb是一种全新的、根本不同的DRAM读取干扰现象。与RowHammer和RowPress不同，ColumnDisturb干扰的是DRAM的列而非行，并且受影响DRAM单元的数量从仅几个相邻行扩展到三个连续DRAM子阵列中的所有单元。本文提出了ColumnKeeper，这是第一套ColumnDisturb缓解方案，包含两种变体：ColumnKeeper-D（CK-D）是一种确定性机制，ColumnKeeper-P（CK-P）是一种概率性机制。CK-D利用DRAM的开位线架构，以较低的性能和能量开销提供确定性的安全保证：它使用每个子阵列的两个计数器来跟踪影响奇数列和偶数列的激活，当任一计数器达到预定阈值时，刷新子阵列中的一行。CK-P则以预定概率在中间子阵列行激活时刷新三个连续子阵列中的一行，以较低的面积开销提供可配置的安全保证。两种机制都能以较低的性能、能量和面积开销防止ColumnDisturb比特翻转。在当前实验证明的ColumnDisturb阈值（1M）下，CK-D和CK-P的平均单核性能开销分别仅为0.15%和0.36%。对于近未来的阈值（128K），开销仍较低，平均分别为1.70%和2.73%。通过采用更小的子阵列大小或启用子阵列级并行性，在低阈值（如16K）下缓解ColumnDisturb仍然是可能的。CK-D和CK-P的面积开销分别仅为0.1 mm²和0.03 mm²。ColumnKeeper代码已开源。

本研究首次实验展示了 DejaVu 现象，即之前写入 DRAM 单元的数据会影响 DRAM 对读取干扰的脆弱性。通过对三大制造商（三星、SK海力士、美光）的112个商用DDR4 DRAM芯片进行系统表征，研究者发现：与仅写入一次的基线相比，1）用相反数据覆盖受害行会降低ACmin（诱导位翻转所需的最小攻击行激活次数），即增加脆弱性；2）写入相同数据两次则会增加ACmin，即提升鲁棒性。研究者提出了两种物理机制假说：一是相反数据写入导致电荷未完全恢复，二是改变有源区电荷陷阱状态从而影响干扰泄漏电流。通过受控实验验证了这些假说。此外，还表征了使用DejaVu模式初始化的DRAM行对PUD（利用DRAM进行计算）操作可靠性的影响：对32行MAJ-3（多数决）操作的测试显示，与基线相比，覆盖写入可使失败位线数量平均减少32.7%。基于观测，研究者阐述了DejaVu的两大意义：1）DRAM测试与表征方法必须考虑DejaVu，以准确评估固定数据模式下的读取干扰脆弱性，并避免DejaVu对数据模式效应的干扰；2）评估读取干扰缓解技术的性能开销时，若需降低阈值以对抗DejaVu（例如阈值降低20%时性能开销增加6.3%）。该研究对Rowhammer攻击的防御、DRAM可靠性测试以及内存内计算设计具有重要参考价值。

该论文针对半导体行业从单片系统级芯片（SoC）向异构、多供应商的2.5D芯片生态系统转型过程中面临的安全挑战进行了系统性综述。传统芯片级安全机制和根信任（RoT）方案无法应对来自不可信代工厂和设计方的芯片组件带来的硬件木马、IP盗用以及系统级通信攻击。论文聚焦三类威胁：互连攻击（窃听、欺骗、中间人）、缓存一致性利用（包括复杂的伪造攻击）和微架构侧信道威胁。核心贡献在于提出利用主动中介层（active interposer）作为物理隔离的2.5D根信任（2.5D RoT）的运行时防御方案：在中介层内嵌入事务监控器和一致性消息检查器，从而在不修改或保护商用芯片的前提下，强制实施内存访问权限并消除一致性级别的攻击。此外，论文还概述了实现这些防御所需的EDA流程，并论证了这些流程能同时改善功耗和信号完整性，同时减少整体系统面积。本文为硬件安全研究人员和芯片设计人员提供了前瞻性的安全设计思路。

本文针对硬件信息流（information-flow）的形式化验证中可扩展性不足的问题，提出了一种名为“受保护等价谓词”（Guarded Equivalence Predicates）的方法。在硬件安全验证中，自组合（self-composition）技术将信息流验证转化为两个电路副本之间的安全性质检查，产生的关系性证明义务对通用的属性推演引擎（PDR）而言难以仅从位级逻辑中发现。最近基于PDR的技术利用副本对称性和全局跨副本等价谓词来利用这种重复结构，但当对应内部信号在整个可达状态空间中都不一致时，这些谓词效果有限，且无法捕获仅在特定控制上下文中相关的等式。作者观察到，在硬件信息流验证中，上下文相关关系自然存在：内部信号对可能只需在某个控制阶段、事务窗口、循环状态或协议区域内保持一致。为此，本文引入了受保护等价谓词，将该类关系暴露给PDR。与将提议的上下文等式作为假设不同，验证器将相应的失配条件作为辅助阻塞义务提交。保护条件是从关系性反例归纳（CTI）中通过CTI局部提取和状态分裂搜索提取的；只有后端证明不可达的候选者才会影响证明过程。在12个信息流验证基准测试和两个PDR后端的实验中，受保护谓词将两个上下文相关的基准超时转化为在1800秒时限内34.2-89.5秒内完成的证明，并在其他基准上将证明时间最多减少10.8倍。该方法为硬件安全验证提供了一种系统性的可扩展策略，尤其适用于需要检查不同运行轨迹下数据流一致性的复杂控制逻辑。

本文研究了一种名为CapSpeaker的新型攻击方法，能够在没有扬声器的情况下，通过电子设备内部的电容器向麦克风注入恶意语音命令。核心原理是利用电容器的逆压电效应：当施加交变电压时，电容器会因压电材料变形而产生机械振动，从而发出声音。然而，电容器作为扬声器存在两个挑战：一是其频率响应在可听声范围内表现较差；二是攻击者无法直接控制电容器两端的电压来精确调控发声。为克服这些困难，作者提出基于PWM（脉宽调制）的调制方案，将恶意音频信号调制到高频载波（例如20kHz以上），并设计恶意软件来控制电容器上的电压，使其播放选定的语音命令。实验使用了一个改装LED灯和一个商用LED灯作为发射源，对5款目标设备（包括iPhone 4s、iPad mini 5、华为Nova 5i等）进行了测试。结果表明，在距离最远10.5厘米时，CapSpeaker仍能成功触发智能手机接收并执行语音命令，例如“开门”。该研究揭示了硬件层面新型侧信道攻击途径，对语音助手安全性提出了新的挑战。

该论文提出了一种名为 CHERI-D 的架构扩展，旨在为 CHERI（一种领先的硬件/软件系统，提供原生空间安全性和时间内存安全性的基础）提供高效的时间内存安全性。CHERI 本身缺乏对时间内存安全性的内在架构支持，现有最先进的软件解决方案 Cornucopia Reloaded 仅能抵御释放后重分配（UAR）攻击，而非更强的释放后使用（UAF）攻击，并且由于延迟分配和回收而存在性能开销。CHERI-D 将对象标识（ID）元数据与能力指针相关联，以提供分配的时间完整性。利用 CHERI 的空间安全性，CHERI-D 可以将对象 ID 安全地内联存储在分配数据中（可能利用未使用的碎片空间）。通过仿真和硬件评估，CHERI-D 显著降低了 Cornucopia Reloaded 的回收开销，同时支持严格的释放后使用缓解。核心贡献在于提出了硬件辅助的时间内存安全机制，在不显著影响性能的前提下增强了安全性。

本文提出 MPX，一种统一的双模式脉动阵列架构，能够同时支持矩阵乘法和多项式乘法。研究背景是全同态加密（FHE）和后量子密码（PQC）中多项式乘法是关键操作，通常通过数论变换（NTT）加速。现有方法是将 NTT 映射到现有的脉动矩阵引擎上，以重用 AI 硬件。本文采用相反思路，利用脉动阵列的波前数据流与多项式乘法累加模式的对齐，设计 MPX。MPX 在硬件层面实现双模式：矩阵乘法模式和多项式乘法模式。实验结果表明，向传统脉动阵列添加双模式能力仅需 20% 的额外面积，且在矩阵乘法执行时功耗开销可忽略。在多项式乘法模式下，MPX 相比基于 NTT 的脉动矩阵引擎延迟降低 1.2 倍以上。该研究为高效加速密码学运算提供了一种新的硬件复用方案。

该论文研究了大型语言模型（LLM）对硬件安全竞赛基准（如HackTheSilicon）有效性的威胁。作者发现，LLM并非基于真正的安全推理进行漏洞检测，而是利用了一种类似diff的语法比较策略，在基准上实现了83%的检测率，这严重破坏了公平评估。为了解决这一问题，论文提出了首个面向LLM的语义保持混淆框架。与传统的知识产权保护方法不同，该框架在不改变功能的前提下，对基准应用人类可读的变换和受控的diff噪声。在HackTheSilicon上的实验表明，仅使用10%的混淆即可将基于LLM的检测准确率降低50%，完全混淆后降低78.6%，从而恢复了基准的可靠性。该工作揭示了现有硬件安全基准的脆弱性，并为重新设计鲁棒的评估基准提供了新方向。

该论文针对商用现成（COTS）DRAM芯片，提出了一种利用同时多行激活（SiMRA）技术生成唯一、可重复且设备专属签名的方法，用于物理不可克隆函数（PUF）响应。研究团队对来自10个内存模块的112片现代DDR4 DRAM芯片进行了严格的实验表征，首次提出了基于DRAM的SiMRA-PUF架构。实验评估了不同同时激活行数（2、4、8、16、32行）下的可靠性、唯一性和评估延迟，并分析了芯片密度、芯片版本以及温度对SiMRA生成响应相似性的影响。八项关键实验结果表明：SiMRA-PUF在2行、4行、8行、16行和32行激活时，平均组内Jaccard指数分别达到89.02%、89.81%、93.03%、94.06%和94.86%，平均组间Jaccard指数分别为3.98%、2.37%、3.44%、2.92%和3.24%，说明签名在设备内具有高重复性且设备间具有高唯一性；此外，基于2行激活的SiMRA-PUF相比现有最先进的DRAM PUF评估延迟降低了5.75%。论文公开了基础设施和数据集，为硬件安全领域提供了新的低成本、高可靠性的PUF实现方案，适合硬件安全研究者、芯片设计工程师以及需要物理安全密钥生成的系统架构师关注。

该论文聚焦于TinyML硬件加速器中量化神经网络（QNN）的安全性问题。TinyML设备因功耗和尺寸限制广泛采用量化技术，但先前安全研究主要关注全精度深度神经网络（DNN），且认为QNN对常见逃避攻击具有相似或更强的鲁棒性。然而，这些研究未考虑TinyML硬件特有的攻击面。论文提出了一种两步攻击流水线：第一步利用量化特有的误差特性（如权重量化误差、激活函数近似）构造扰动，第二步将这些扰动适配到硬件实现中的有限精度运算，从而在保持攻击不可感知性的前提下显著提升攻击成功率。实验基于多个典型TinyML硬件平台（如ARM Cortex-M系列、定制加速器）和标准数据集（如CIFAR-10、ImageNet子集）进行，结果表明该攻击流水线在QNN上实现了比现有最佳方法更高的欺骗率，且攻击所需计算资源低于传统方法。论文的主要贡献在于：（1）首次系统性分析TinyML硬件中量化过程引入的独特安全漏洞；（2）提出一种硬件感知的攻击框架，展示了专用攻击策略的必要性；（3）揭示现有鲁棒性评估方法在TinyML场景下的不足。研究结论强调：TinyML安全研究必须脱离通用DNN范式，走向硬件与量化协同的定制化分析。该工作适合嵌入式系统安全研究人员、TinyML硬件设计者以及对AI边缘部署感兴趣的工程团队阅读。

本文针对硬件实现密码算法时抵抗侧信道攻击（SCA）的掩码（masking）对策，提出了一种低延迟的硬件私有电路设计方法。掩码是保护密码硬件免受侧信道攻击的有效手段，但现有方案在随机性需求、延迟和面积开销之间存在权衡。作者专注于设计可组合的掩码子电路（称为gadgets），这些子电路可以安全地组合成更大的电路。通过对现有门级设计方案进行改进，本文提出了一种新的gadget架构，在保持安全性的前提下显著降低了延迟，同时优化了随机数消耗和面积。实验基于标准硬件库进行综合评估，验证了所提方法在安全性（满足鲁棒探测模型）和性能上的优势。该工作为硬件安全设计者提供了在延迟敏感场景下实现高效掩码的实用方案，尤其适用于对实时性要求高的物联网设备。

这篇论文提出了一种名为SCP（Secure and Coherent Partitioning）的缓存分区方案，旨在解决传统缓存分区在安全共享操作系统环境中面临的根本矛盾：严格的驱逐隔离与写共享一致性无法共存。SCP通过仅分区标签（tags）、共享单一数据池，并合理设置数据池大小以避免容量驱动的跨分区驱逐，从而在实现严格驱逐隔离的同时维持写共享一致性。时序混淆（timing obfuscation）技术扩展了保护范围，覆盖了跨分区查找路径。对于写共享行上的一致性泄漏，论文设计了一种阈值机制：当泄漏超过预定阈值时，将这些写操作路由到LLC（末级缓存），使得攻击者的写探测延迟与受害者活动无关。实现基于gem5模拟器，实验表明SCP能够有效防御Prime+Probe、Flush+Reload等基础缓存侧信道攻击，以及针对写共享行的攻击，所有攻击结果均不优于随机猜测。硬件开销方面，LLC SRAM仅增加2.8%；性能方面，在SPEC CPU2017基准测试中，IPC与DAWG方案相差在0.3%以内。共享密集型的微基准测试则展示了基于系统指定泄漏阈值的可调安全-性能权衡。

该论文介绍了InjectV，一个基于gem5模拟器的RISC-V平台故障注入攻击框架。故障注入攻击（FIA）通过诱导计算或存储中的恶意故障来破坏系统安全。在硅前开发阶段评估抗攻击能力因物理实验成本高、复杂度大且可用性有限而极具挑战。InjectV提供了一种开发者导向的白盒视角，通过架构级模拟实现系统化的漏洞评估。它在安全关键的执行点（如控制流决策、计数器和比较操作）实现精确、引导式的故障注入，支持对攻击向量的系统探索。当前版本支持寄存器和内存中的瞬态故障攻击，扩展了模拟不同攻击场景的能力。实验基于FISSC套件中的安全基准测试（包括VerifyPIN应用的硬化变体）进行，结果表明InjectV能够有效识别故障注入点，与传统方法相比节省了95.8%的时间。该工作为硬件安全评估提供了低成本、高效率的预硅验证工具。

随着集成电路供应链的全球化，硬件安全威胁如硬件特洛伊木马（HT）和知识产权（IP）盗版日益严重。图神经网络（GNN）作为处理图结构数据的强大深度学习方法，已被广泛应用于检测此类威胁。然而，GNN容易受到后门攻击，攻击者可恶意操纵输出预测以满足其目标。现有后门攻击通常使用随机生成子图或梯度引导生成子图作为触发器，但这些触发器在基于GNN的硬件安全应用中不切实际，因为它们无法保证保留电路功能。本文提出GRAFT，一种针对基于GNN的硬件安全系统的基于图元（graphlet）的后门攻击方法。GRAFT在寄存器传输级（RTL）或门级设计中嵌入图元触发器，同时保留电路的原始功能。在ISCAS-85和TrustHub数据集上的实验表明，GRAFT能有效逃避HT检测和IP盗版检测，攻击成功率（ASR）高达100%。该方法揭示了GNN在硬件安全领域的新脆弱性，为防御者提供了研究后门攻击机制的新视角。

该论文研究了现代DRAM芯片中的读取干扰现象（如RowHammer和RowPress），即频繁访问或持续打开一个DRAM行（攻击行）会导致其物理邻近的未被访问行（受害行）发生比特翻转。这种干扰机制可从软件栈层面被实际利用，并随着密度缩放而加剧。作者提出了一种新的DRAM访问模式——ScaleDisturb，通过不对称地延长两个攻击行的打开时间来放大读取干扰。在196个DDR4和3个HBM2 DRAM芯片上的严格实验表征表明，ScaleDisturb相比现有最先进的访问模式，能够在显著更少的行激活次数下引发比特翻转，使得所有受测DRAM芯片上的读取干扰攻击更容易实施，并且随着DRAM制造工艺缩小到更小的节点尺寸，DRAM对读取干扰的脆弱性增加。论文还在真实系统上展示了概念验证攻击，用户级程序利用ScaleDisturb比最先进的RowHammer和RowPress访问模式引发了更多比特翻转。最后，论文描述并评估了四种缓解ScaleDisturb引起的读取干扰比特翻转的解决方案，并呼吁进行更多研究。

本文提出CRESS（通用反向工程评分系统），旨在量化硬件反向工程（RE）相关攻击场景的脆弱性。微电子系统的安全依赖于可信的供应链和设计流程，但全球分布的供应链或设计缺陷可能导致硬件层面攻击，如伪造、硬件木马或设备攻击。这些攻击常依赖硬件反向工程结果。现有CVSS（通用漏洞评分系统）虽广泛用于软件漏洞，但无法充分评估RE场景的独特性。本研究将原先定性的CRESS系统扩展为定量系统：通过与领域专家深度访谈，推导出不同RE攻击类别的权重，形成量化方程，输出CRESS分数以指示场景严重性。为验证有效性，对六个案例进行了定性和定量评估。结果表明，CRESS分数比CVSS更具表达力，能更一致地评估新场景并支持制定有效对策。本文适合硬件安全工程师、供应链安全分析师及漏洞评估研究人员阅读。

深度神经网络（DNN）在图像分类、语音识别等实际应用中广泛部署，但其在集成电路（IC）硬件上实现的推理精度会因晶体管老化现象而下降。老化会降低晶体管的开关速度，导致系统级时序违规（因时钟无法维持）。为保证整个预期寿命内的可靠性，设计人员通常添加保护带（guardband）来防止时序违规，但过大的保护带会牺牲性能（速度或吞吐量）。本文详细讨论了长期和短期晶体管老化对DNN推理精度的影响。为缓解老化对DNN精度的负面影响，提出了一种老化感知重训练（aging-aware retraining）方法，即使在采用激进（即小于所需）保护带的情况下，也能生成具有鲁棒性的DNN。该方法通过重训练使DNN在老化引起的退化下仍能保持较高推理精度。文章还在一个用于图像分类的DNN硬件实现上验证了这些效果，并使用了现成的图像数据集。此外，简要讨论了将短期老化作为激励机制用于检测集成电路中硬件木马的潜在应用。本文适合硬件安全、可靠深度学习系统及容错计算领域的研究人员和工程师阅读。

该论文提出了一种名为“Poltergeist”的新型声学对抗机器学习攻击，针对配备图像稳定器的摄像头和计算机视觉系统。研究背景是自动驾驶车辆依赖基于计算机视觉的目标检测系统来感知环境并做出驾驶决策，而图像稳定器（通常包含惯性传感器）被用于减少摄像头抖动导致的图像模糊。然而，论文发现了一个系统级漏洞：攻击者通过发射精心设计的声学信号，可以操控惯性传感器的输出，触发不必要的运动补偿，即使摄像头本身稳定，也会产生模糊图像。这些模糊图像进而导致目标检测算法（如YOLO V3/V4/V5、Fast R-CNN以及百度Apollo）产生误分类，影响安全关键决策。论文建模了这种声学操控的可行性，并设计了攻击框架，能够实现三类攻击：隐藏对象（使检测器忽略真实物体）、创建对象（让检测器误认为存在虚假物体）以及改变对象（将物体误分类为其他类别）。实验评估证明了攻击的有效性。论文进一步提出了“AMpLe攻击”的概念，即一类新的系统级安全漏洞，源于对抗性机器学习与物理注入信息承载信号到硬件的结合。该研究揭示了硬件与软件交叉领域的新攻击面，对自动驾驶、安防监控等依赖视觉感知的系统的安全性提出了警示。

RowHammer 是一种因 DRAM 单元间的电荷泄漏导致比特翻转的硬件漏洞，随着工艺微缩，该问题日益严重。现有研究多依赖真实硬件实验或缺乏系统级建模的模拟器，难以全面评估操作系统交互和跨层缓解措施（如 TRR、ECC）的效果。本文提出 HammerSim，一个基于 gem5 全系统模拟器的扩展框架，用于在系统级对 RowHammer 进行建模。HammerSim 的核心创新在于采用概率驱动的比特翻转模型，能够更真实地模拟 RowHammer 行为，而非简单假设固定错误率。该模型支持灵活配置攻击模式、内存行访问模式等参数。通过集成 TRR（目标行刷新）和选择性 ECC（纠错码）等硬件/软件缓解机制，HammerSim 可评估这些防护在真实工作负载下的有效性。作者利用 Jensen-Shannon 散度对来自真实 DDR4 DIMM 的实验数据与模拟结果进行验证，证明比特翻转分布的拟合度良好。该框架还提供了评估良性工作负载脆弱性的能力。HammerSim 为硬件研究人员和架构师搭建了连接真实实验与架构仿真的桥梁，有助于加速 RowHammer 防御方案的迭代优化。

该论文是 ASHES '23 研讨会（Workshop on Attacks and Solutions in Hardware Security）的会议介绍。研讨会聚焦于硬件安全领域的攻击方法与防护解决方案，涵盖从芯片设计到系统层面的安全威胁与对策。研究问题包括硬件木马检测、侧信道攻击防御、物理不可克隆函数（PUF）的安全性等。会议旨在促进学术界与工业界在硬件安全方面的交流，并展示最新的研究成果。由于缺乏详细摘要，无法提供具体方法或实验细节。

该论文提出了一种名为QT-PUF的新型物理不可克隆函数（PUF），专门针对植入式医疗物联网（IoMT）设备设计。此类设备对功耗、面积和安全性有极高要求，传统PUF（如基于存储器、环形振荡器或仲裁器）因额外电路、功耗高或稳定性差而不适用。QT-PUF利用标准CMOS器件中工艺偏差引起的量子隧穿栅极泄漏电流，将其作为唯一指纹。论文设计了一个差分读出电路，采用伪电阻I-V前端将皮安级的泄漏变化转换为数字响应。无需外部激励或稳定化电路，仅在静态偏置下工作，因此功耗极低。基于65nm CMOS工艺的仿真测量显示，熵值高达0.9999998，片内汉明距离（FHD）为0.5001，在1.2V、35°C下平均功耗仅96.04nW/bit（能量19.21fJ/bit）。在典型植入设备的工作条件下（0.9-1.3V，0-100°C），平均误码率低于0.000163（在1.0-1.3V、10-70°C范围内）。结果表明QT-PUF具有良好的唯一性、可靠性和极低功耗，非常适合植入式IoMT设备的硬件安全认证与防篡改。

本文提出了一种名为Time-Print的新型时序指纹方法，用于对USB闪存驱动器进行身份验证。文章指出，尽管USB端口在计算机系统中无处不在，尤其在气隙高安全环境中广泛使用，但USB设备面临固件篡改等安全威胁。现有防御措施要么需要用户交互，要么依赖不兼容旧设备的硬件支持，或者使用易被攻击者篡改的设备标识符。Time-Print完全基于软件，无需额外硬件，通过测量从USB驱动器不同位置执行一系列读操作的时间变化来生成独特的时序指纹。该方法利用不同USB设备（甚至同一品牌型号）之间读操作时间的微小差异来实现身份识别。作者对超过40个USB闪存驱动器进行了实验，结果表明：Time-Print能够以超过99.5%的准确率识别已知/未知品牌型号的USB设备；以95%的准确率识别同一品牌型号的已见/未见设备；并以平均98.7%的准确率分类同一品牌型号中的不同设备。该方法的低开销和纯软件特性使其易于部署，特别适用于气隙环境等对安全要求极高的场景。本文对于关心USB设备认证、硬件安全及侧信道攻击防御的安全从业者具有重要参考价值。

该论文提出了一种名为 Cascade 的 CPU 模糊测试方法，核心创新在于通过生成结构复杂、指令交织紧密的程序来触发处理器微架构中的隐藏漏洞。传统 CPU 模糊测试通常依赖随机指令序列或模板，难以覆盖指令间的深层交互。Cascade 采用形式化程序生成技术，自动构造包含数据依赖、控制流分支、异常处理及指令重排等复杂场景的测试程序。该方法能有效探索流水线冲突、缓存一致性、分支预测等微架构特性中的边界情况。实验基于 RISC-V 和 x86 指令集模拟器及实际处理器实现，验证了 Cascade 在发现已知漏洞（如 Spectre v1 相关漏洞）及未知硬件 bug 上的效率优于现有测试工具。作者还开源了框架代码，旨在推动硬件安全测试的自动化水平。

本文首次系统性地研究了边缘AI加速器（AIA）中的混淆代理攻击（Confused Deputy Attacks, CDA）。AIA是专用硬件（如TPU），用于高效执行AI应用和端侧推理。随着AI需求增长，AIA被广泛部署在边缘/嵌入式设备上。与应用程序不同，AIA不受操作系统限制，对应用处理器（AP）的安全机制（如内核vs应用内存、进程隔离）可见性有限。这种语义鸿沟可能导致混淆代理漏洞：恶意应用可以欺骗AIA代表其执行特权操作。作者设计了DeputyHunt框架，结合动态和静态分析，利用大语言模型（LLM）从给定AIA中提取CDA相关信息。他们使用该框架在来自Google、NVIDIA、Hailo、Texas Instruments、NXP、AWS和Rockchip的七种不同AIA上探索CDA的可行性。分析表明，七种AIA中有六种存在CDA风险，影响超过128种片上系统（SoC）和超过1亿台设备。该工作已得到相应厂商确认，并分配了CVE-2025-66425。此外，作者提出了一种按需验证防御方案，在Gem5-salam模拟器上的评估显示其运行时开销极低（约15%）。本文适合安全研究人员、边缘设备厂商和AI硬件设计者阅读。

DRAM工艺的持续缩放使得RowHammer漏洞日益严重。JEDEC针对此问题引入了每行激活计数（PRAC）与Alert Back-Off协议作为DDR5的可选特性，但PRAC需要每行计数器单元，带来了面积开销，且每次激活更新计数器会延长DRAM时序参数，导致性能下降。概率性缓解方案（如MINT）通过在周期性缓解窗口内随机选择并缓解行来提供低成本替代方案。MINT在高阈值（≥1000）下有效，但在低阈值下必须提高缓解率以克服“非选择问题”——即被频繁锤击的行可能反复逃避采样。这种固定比例的缓解率缩放即使在无攻击时也会降低有效内存带宽。为克服这一限制，本文提出PrISM，一种基于相交的概率性缓解方法。PrISM利用采样历史队列（SHQ）关联不同窗口内的采样行：每个窗口仅采样少量激活槽，将采样但未缓解的行存入SHQ，当采样行在历史中再次出现时，通过现有的Alert Back-Off协议请求额外缓解。这使得PrISM仅在观察到持久性行活动时才增加缓解，而无需全局提高固定缓解率。在阈值为500时，PrISM仅导致0.2%的平均性能损失，而PRAC为14%。PrISM无需DRAM阵列修改或每行计数器，每个存储体仅需625B SRAM，比先前的安全计数器型内存内防御少一到两个数量级。与MINT相比，PrISM在低阈值下提供更好的可扩展性：在阈值为250时，平均性能损失从10.7%降至1.5%，降低7.1倍。PrISM已在GitHub开源。

该论文针对半导体供应链中假冒集成电路（IC）带来的安全威胁，提出了一种基于联邦学习的隐私保护协同检测方案。传统联邦学习易受拜占庭数据投毒攻击，导致模型聚合被污染。作者设计了一个轻量级的客户端认证框架FedEDAuth，在联邦学习的嵌入层进行身份验证。该方法利用黄金数据集生成参考嵌入分布，通过异常值分析、均值偏移检测和微聚类行为特征，在不访问原始数据或梯度的情况下识别并过滤恶意客户端。实验设置50个分布式参与者，在拜占庭投毒攻击下，FedEDAuth实现了100%的恶意客户端检测率，过滤后联邦模型对假冒IC的分类准确率达到94.17%。该框架可无缝集成到标准联邦学习流程中，为下一代硬件安全解决方案提供了可信联邦学习的关键技术支撑。

本文提出 PoisonCap，一种为 CHERI（Capability Hardware Enhanced RISC Instructions）系统设计的层次化时间安全机制。CHERI 是一种领先的硬件/软件系统，通过 capabilities（能力）提供原生空间安全以及时间安全的基础。当前最先进的 CHERI 时间安全解决方案 Cornucopia Reloaded 只能提供 use-after-reallocation 安全，而非更严格的 use-after-free 安全，且无法强制初始化安全。PoisonCap 引入了一种新的“毒化”（poison）能力格式，能够强制严格的 use-after-free 和初始化安全，并通过向微架构传达内存状态来有效管理隔离内存的缓存。该方法利用能力界限优雅地委派内存毒化权限，允许嵌套分配器在不干扰上游分配器的情况下对其消费者实施安全。PoisonCap 可以替代 Cornucopia 的影子位图，并在重分配时自动清零内存，或可选地在读取前写入时触发陷阱以强制初始化安全。实验表明，与在重分配前清零的 Cornucopia 基线相比，PoisonCap 在强化 CHERI 时间安全的同时没有引入根本性的性能开销。该工作适合硬件安全、系统安全、编程语言安全领域的研究者和工程师关注，特别是对 CHERI 生态或内存安全机制感兴趣的人群。

本文针对AMD EPYC Milan处理器的SEV-SNP安全架构，提出了一种纯软件的攻击链，能够提取硬件根种子并伪造认证报告。SEV-SNP通过版本化芯片背书密钥（VCEK）签名认证报告来防止TCB版本回滚攻击，而VCEK由硬件根种子与TCB版本共同派生。作者首先提出了MilanLaunchy攻击，在AMD安全处理器上实现代码执行；在此基础上，进一步利用熔丝控制器缺乏写入限制的漏洞，实现了BadFuse攻击，提取硬件根种子。该端到端攻击链允许攻击者为任意固件版本伪造有效的认证报告，从而彻底瓦解SEV-SNP的安全模型。实验验证了攻击的可行性，并揭示了硬件安全机制的设计缺陷。

本文针对同态加密（HE）在实际处理-内存（PIM）系统上的运行特性进行了全面分析。同态加密允许对密文直接计算，为不可信计算环境提供强隐私保障，但其高计算复杂度、大密文尺寸和大量数据移动限制了实际部署。传统的处理器中心架构（CPU、GPU、ASIC）在处理HE工作负载时面临根本性瓶颈，因为密文大、数据局部性低，且重线性化和自举等操作频繁访问大型辅助元数据。处理-内存（PIM）技术通过在内存附近或内部进行计算，有望缓解这些瓶颈。然而，先前针对HE的PIM方案要么未针对真实PIM系统，要么只覆盖狭窄操作集。本文在真实的通用PIM系统UPMEM上实现了新兴应用（数据库、机器学习）所需的完整HE内核集，评估了性能和可扩展性，并与CPU和GPU基线进行了对比，讨论了对未来PIM硬件的影响。研究发现了四个主要结论：（1）基于HE的应用在不同执行阶段表现出不同瓶颈：某些内核因模运算成为计算密集型，另一些因大密文和中间数据成为内存密集型。这些瓶颈因有限的核心计算能力和存储体容量而加剧，导致频繁的数据移动。（2）主要的计算瓶颈是缺乏原生的64位模整数乘法，这是HE的关键原语。（3）有限的存储体内存容量是第二大瓶颈，因为HE密文和辅助元数据无法容纳，需要跨存储体移动。（4）尽管存在这些限制，当配备原生模乘和高效的PIM间数据移动时，PIM可以成为最先进CPU和GPU系统的可行替代方案。本文通过真实系统测量揭示了HE在PIM上的性能特征，为未来PIM硬件设计提供了重要指导。

这篇综述论文系统分析了大型语言模型（LLMs）在电子设计自动化（EDA）和硬件安全领域的应用机遇与挑战。随着半导体行业快速发展，LLMs在生成寄存器传输级（RTL）代码、自动化测试台以及弥合高层规范与硅实现之间的语义鸿沟方面展现出前所未有的能力，但同时也引入了严重的安全漏洞。论文围绕EDA综合、硬件信任、安全设计以及教育等关键领域，深入探讨了LLM驱动硬件设计的最新进展。方法论上，涵盖了从推理驱动综合、多智能体漏洞提取到数据污染和对抗性机器学习规避等突破性技术。此外，论文还整合了关键对策的讨论，如动态基准测试以对抗数据记忆，以及激进的红队测试以实现稳健的安全评估。最后，作者总结了跨领域经验教训，为构建安全、可信和自主的设计生态系统提供了未来研究方向。该论文适合硬件安全研究员、EDA工具开发者以及关注LLM在关键基础设施中应用的安全从业者阅读。

本文针对近似电路（Approximate Circuits）在作为可复用知识产权（IP）核部署时面临的知识产权（IP）盗版检测问题展开研究。近似电路通过在计算精度与硬件效率之间取得优异折衷，在低功耗、高性能计算场景中得到广泛应用。然而，现有的IP保护机制主要针对精确电路设计，难以直接适用于近似电路。作者提出了一种新的对抗威胁模型——近似混淆（Approximate Obfuscation），攻击者不仅通过结构混淆隐藏设计，还引入功能修改，使得混淆后的电路在误差特性和硬件指标上与原始IP几乎相同，从而逃避检测。为应对该威胁，本文提出了一种自动化框架，通过提取和比较受保护IP核与可疑电路的统计误差分布特征，实现IP盗版的系统化检测。框架利用近似电路的误差统计信息（如平均误差、最大误差、误差分布等）作为指纹，基于机器学习或统计测试进行相似性分析。在多种近似乘法器上的广泛实验表明，不同近似乘法的抗混淆能力存在差异，为混淆、近似与IP保护之间的相互作用提供了新见解。本文主要贡献包括：定义了近似混淆威胁模型、提出了基于误差统计的盗版检测方法、并通过实验验证了方法的有效性。该工作适合硬件安全研究人员、IP设计者以及近似计算领域的从业者阅读。

该论文提出 DOLMA，一种基于“瞬态不可观测性”原则的新型微架构安全方案，旨在彻底消除推测执行侧信道攻击（如 Spectre 与 Meltdown）的根源。作者首先分析了现有防御机制（如 lfence、MD 清空、延迟装载等）的局限——它们要么开销过高，要么覆盖不全。基于对瞬态执行中数据流与微架构状态的深度观察，论文定义了“瞬态不可观测性”标准：任何瞬态指令的执行结果不得被后续架构状态或微架构侧信道所观测，即所有瞬态状态的改变必须在提交前完全不可见。DOLMA 通过引入一种新的执行模式，确保只有架构上最终提交的指令才能影响缓存、TLB、分支预测器等共享资源。具体地，DOLMA 在处理器流水线中插入一个“不可观测区”，该区内所有存储操作的结果被暂时阻塞，而加载操作返回的值被标记为“可能不可信”；同时配合一种新型的“瞬态隔离缓冲区”来临时存放写入，直到指令完成提交。实验基于 gem5 模拟器在 x86-64 架构上实现，运行 SPEC CPU2017 与 PARSEC 基准测试。结果表明，与基线相比，DOLMA 的平均性能开销仅 6.7%，远低于现有软件加固方案（30%–100%），也优于大多数硬件方案。论文还从形式化角度论证了 DOLMA 满足瞬态不可观测性，并证明了其能够防御所有已知瞬态执行变种。主要贡献包括：提出瞬态不可观测性原则、设计 DOLMA 微架构、提供完整的形式化安全证明，以及通过模拟评估展示低开销的实用防御。该工作适用于处理器设计团队与微架构安全研究者，为后 Spectre 时代的硬件安全提供了新思路。

随着处理器设计的不断迭代和复用，不同处理器之间往往存在相似的漏洞。现有的处理器模糊测试工具通常独立测试每个设计，无法利用先前处理器中已知的漏洞知识来指导测试，从而难以高效发现相似或变种漏洞。为解决这一问题，本文提出ReFuzz——一种基于上下文多臂老虎机（contextual bandit）的自适应模糊测试框架。ReFuzz能够从先前处理器的有效测试用例中学习，并智能地变异那些曾触发过漏洞的测试，将其复用到目标处理器（PUT）上。在给定指令集架构（ISA）下，ReFuzz通过强化学习动态选择最优的变异策略，从而提高漏洞发现效率。实验表明，ReFuzz成功发现了3个新安全漏洞和2个新功能错误。其中一个漏洞是通过复用先前处理器中已知漏洞的测试用例而发现的；一个功能错误存在于共享设计模块的三个处理器中；另一个功能错误有两种变体。此外，与现有模糊测试工具相比，ReFuzz在覆盖率上平均实现了511.23倍的加速，总覆盖率最高提升9.33%。该工作证明了在多处理器迭代开发场景下，跨设计复用测试用例的有效性，为硬件安全测试提供了新思路。

本文介绍SECV（Securing Connected Vehicles with Hardware Trust Anchors），该系统旨在利用硬件信任锚（如安全元件或可信执行环境）保护联网车辆的安全性。论文已被NDSS 2026 Fall接收，并提供了开源的实现工件，包含可在S32G3硬件上直接运行的.sdcard镜像文件、补丁和操作指南。研究背景是：随着车联网（V2X）和自动驾驶技术的发展，车辆面临日益严重的网络攻击威胁，传统软件安全机制不足，亟需基于硬件的信任根来确保关键操作的安全性。SECV的核心方法是将硬件信任锚集成到车辆系统中，作为安全启动、安全通信和运行时完整性验证的基础。主要贡献包括：设计并实现了一套针对车联网场景的硬件信任锚方案，在NXP S32G3平台上进行了验证，并开源了完整代码和构建脚本，便于学术界和工业界复现和评估。适合汽车安全研究人员、嵌入式系统安全工程师以及关注车联网安全的从业者阅读。

该论文提出了一种名为PortRush的硬件模糊测试框架，旨在检测由写端口竞争引发的微架构侧信道漏洞。写端口竞争是现代超标量处理器中多个执行单元同时尝试写入同一物理端口时产生的资源冲突现象，这种竞争可能导致时序差异，进而被攻击者利用来窃取敏感信息。PortRush通过自动化生成针对写端口竞争的高效测试用例，利用硬件性能计数器实时监控微架构事件，从而触发并识别潜在的信息泄露路径。该框架结合了静态分析和动态模糊测试技术，能够系统地探索处理器微架构中的竞争条件，并自动确认漏洞的可利用性。实验在多种主流处理器（如Intel Core和AMD Ryzen系列）上进行，成功发现了多个之前未知的写端口竞争侧信道漏洞，证明了该方法的有效性。PortRush的贡献在于提出了一种新的自动化检测手段，填补了针对写端口竞争这一特定侧信道攻击类型在安全测试工具方面的空白，为处理器安全评估提供了重要支持。

本文是一项针对 Rowhammer 漏洞在真实硬件环境中流行程度的大规模研究。研究团队通过开发自动化测量工具，对大量不同型号、不同厂商的 DRAM 模块进行测试，系统性评估了 Rowhammer 现象的发生频率、触发条件以及影响因素。实验覆盖了多种 DRAM 技术和工艺节点，包括 DDR3、DDR4 以及 LPDDR4。研究发现 Rowhammer 在当代 DRAM 中仍然普遍存在，且防护机制（如 TRR）在不同厂商实现中存在显著差异，部分设备对特定攻击模式依然脆弱。论文分析了影响 Rowhammer 易感性的关键参数，如温度、刷新率、内存拓扑等，并提出了改进的测试方法论以提高检测效率。主要贡献包括：首个大规模跨代 DRAM 的 Rowhammer 流行性研究；公开了测试数据集和工具；为内存安全研究和硬件漏洞缓解提供了重要参考依据。

本论文是一篇关于加速器可信执行环境（TEE）设计的系统化知识（SoK）综述。随着人工智能、大数据等计算密集型应用的普及，GPU、TPU、FPGA 等加速器被广泛部署，但其安全性面临严峻挑战，尤其是来自云环境中的恶意管理员或特权软件的攻击。可信执行环境（TEE）是一种有前景的防御技术，通过硬件隔离为敏感计算提供机密性和完整性保护。然而，将 TEE 扩展到加速器领域面临诸多独特挑战，如内存一致性、DMA 攻击面、侧信道泄漏等。本文对现有加速器 TEE 设计进行了全面调查和分类，提出了一个统一的分类框架，涵盖架构设计、安全模型、信任根、内存保护、数据流隔离等关键维度。作者分析了超过 20 种代表性方案（如 Graviton、HIX、ReDACT、TPM-based 方案等），并对比了它们在安全属性、性能开销、硬件修改需求等方面的权衡。此外，论文还讨论了加速器 TEE 的威胁模型、认证机制以及针对侧信道的防御措施。最后，论文总结了当前研究的空白和未来方向，包括异构内存管理、可编程硬件支持、多租户隔离等。本文旨在为硬件安全研究人员、系统设计者和云服务提供商提供系统化的知识参考，帮助理解加速器 TEE 的设计空间和挑战。

本文提出 LatticeBox，一个硬件-软件协同设计的框架，用于实现可扩展且低延迟的隔离（compartmentalization）。在现有系统中，隔离机制（如进程或虚拟机）往往带来显著的性能开销，且难以在细粒度级别应用。LatticeBox 通过硬件辅助的隔离原语和软件运行时管理，实现了高效的内存和计算隔离。具体地，它利用硬件隔离区域（如 Intel MPK 或 RISC-V 物理内存保护）并结合轻量级上下文切换机制，显著降低了隔离边界间的通信延迟。实验表明，与传统的基于进程或容器的隔离方案相比，LatticeBox 在保持相同安全保证的前提下，延迟降低了 1-2 个数量级，同时支持动态扩展隔离域。该框架适用于云多租户、边缘计算以及安全攸关的嵌入式系统等场景，尤其适合对微秒级延迟敏感的应用。论文的主要贡献包括：形式化定义了隔离原语的语义、提供了一套硬件无关的抽象接口，以及在 FPGA 原型上验证了其可扩展性和性能优势。

C和C++程序中的内存安全违规持续导致控制流劫持和数据定向攻击等复杂利用技术。现有硬件防御要么依赖地址空间布局随机化（ASLR），要么为指针附加显式元数据以验证其完整性。外部元数据方案提供了强保证，但增加了额外的内存访问和内存占用开销。原地认证机制（如ARM指针认证PAC）在低开销下实现，但以有限熵为代价，并且容易受到暴力破解和重用攻击。本文提出LIPPEN，一种硬件-软件协同设计的全指针加密方案，提供强指针完整性和机密性，且零元数据开销。LIPPEN将每个指针视为加密块，密码学地将其绑定到执行上下文，并在解引用时透明解密。通过重新利用整个64位指针字段进行加密而非保留原始地址位，LIPPEN最大化熵，消除了截断认证码的暴力破解弱点，并保持与现有支持PAC的软件的二进制兼容性。我们在FPGA上使用64位RISC-V Rocket和BOOM核心实现了LIPPEN，并通过微基准测试、nbench和SPEC CPU2017进行评估。与内部RISC-V PAC实现以及M1处理器上的Apple PAC相比，这些工作负载下LIPPEN提供了全面的指针保护，运行时开销与基于PAC的方案相当，同时面积和功耗开销可忽略不计。结果表明LIPPEN是在实际处理器中部署强指针保护的实用设计点。

该论文针对同时多线程（SMT）处理器中基于资源竞争的隐蔽信道攻击问题，提出了一种名为SecSMT的硬件安全架构。SMT技术通过共享执行资源（如缓存、功能单元、内存端口）提升性能，但恶意线程可利用资源竞争的时间差异构建隐蔽信道，实现跨线程信息泄露。现有防御手段（如缓存分区、带宽限制）往往带来显著的性能开销或无法完全阻断所有信道。SecSMT通过对处理器微架构进行关键修改，在保持高性能的同时有效阻断隐蔽信道。核心方法包括：(1) 动态资源隔离机制，根据线程的安全等级动态调整共享资源的分配策略；(2) 随机化资源访问时序，引入噪声使攻击者难以通过时间差提取信息；(3) 对敏感操作进行硬件强制序列化，消除推断执行和资源争用的可观测差异。实验采用模拟器（如gem5）和真实硬件平台（Intel/AMD SMT处理器）评估，在SPEC CPU等基准测试中，SecSMT将隐蔽信道的容量降低超过99%（接近零信道容量），而性能开销控制在5%以内。该工作首次实现了对多种竞争信道（缓存、TLS、功能单元等）的全面防护，且无需修改软件堆栈。适合计算机体系结构和系统安全领域的研究者、处理器设计人员阅读。

随着大语言模型（LLM）越来越多地被微调用于硬件任务（如寄存器传输级（RTL）代码生成），高质量数据集的稀缺性常常导致使用快速组装或生成的数据。这些数据集缺乏安全验证，极易受到数据投毒攻击，使得模型生成语法正确但存在安全漏洞的硬件模块，绕过标准功能检查。为此，本文提出SafeTune框架，旨在增强基于LLM的RTL代码生成对投毒攻击的鲁棒性，特别关注硬件木马（HT）插入。SafeTune包含两个核心组件：（1）图神经网络（GNN），通过建模结构属性在微调过程中识别异常电路模式；（2）语义验证模块，利用文本嵌入和XGBoost分类器评估提示词的安全性。通过结合结构知识和语义知识，SafeTune有效过滤投毒输入而不牺牲合法数据。实验结果表明，SafeTune在无需修改底层模型架构的情况下，显著提升了LLM微调的鲁棒性和可靠性。

本文针对椭圆曲线密码系统（ECC）中标量乘法 kP 的安全性问题展开研究。标量乘法是 ECC 的核心运算，常成为侧信道分析（SCA）的攻击目标。尽管已有基于原子模式（atomic patterns）的防护策略，但由于在乘法和平方操作中，现场乘法器（field multiplier）在处理两个不同操作数与两个相同操作数时存在能量消耗差异，导致二进制 kP 算法仍然容易受到简单侧信道攻击（Simple SCA）。这种漏洞与所使用的乘法方法无关。作者实现了两种缓解技术并进行了分析：一种是数据重定向（data redirection），另一种是总线重载（bus reloading）。通过实验评估，作者展示了这些技术如何降低乘法和平方操作之间的可区分性，从而增强 ECC 实现的侧信道安全性。该研究为硬件安全设计提供了实用的防御思路，尤其适用于资源受限的嵌入式设备。

本文（系列第6篇）聚焦后量子密码学中基于NTT（数论变换）硬件的算术掩码组合安全性。布尔掩码的组合理论（NI、SNI、PINI）已成熟，但素数域上的算术掩码（NTT后量子密码的基础）缺乏类似理论。作者提出并形式化证明了素数域上PINI（Prime-Field PINI）的组合定理。核心见解是“更新参数”（renewal argument）：当在两个流水线阶段间施加新的随机掩码时，中间导线无论第一阶段的防护参数如何都会变得完全均匀。对于两个PF-PINI gadgets（参数k1和k2），经新鲜掩码组合的两阶段流水线满足PF-PINI(k2)，阶段1的多重性被完全消除。无新鲜掩码时，中间导线多重性可达k1，构成差分功耗分析的必要条件。作者在Lean 4中形式化了两个定理，包含18个机器检查的证明，零个“sorry”存根。他们还形式化地桥接了Barrett约简的代数模型与硬件忠实算术模型，并实例化定理以正式诊断微软Adams Bridge PQC加速器：其缺失阶段间新鲜掩码导致Barrett输出导线在一阶探针模型下非均匀，这一架构缺陷与三个独立实证分析一致。计算证据进一步表明“1比特屏障”在Barrett和Montgomery约简中具有普遍性。本文适合对后量子密码侧信道防护、形式化验证与硬件安全感兴趣的研究者阅读。

本文聚焦于侧信道分析（SCA）中的电磁（EM）探针位置鲁棒性问题。传统的SCA通过采集加密操作中的物理泄漏（如电磁辐射）来破解加密算法。在评估芯片的电磁泄漏时，通常需要将探针放置在芯片上方的有利位置，但现有的研究大多集中在热点发现和重定位上。本文提出了一种新方法：使用来自多个EM探针位置的迹线训练单个神经网络，从而在更大的区域内检测泄漏。作者进行了双实验室评估：一个实验室的数据用于训练，另一个实验室的迹线用于攻击，验证了方法的跨设备泛化能力。实验表明，该方法能够有效应对探针位置变化带来的挑战，提高了侧信道分析的实用性和鲁棒性。这项研究对于硬件安全评估和抗侧信道防护设计具有参考价值。