该论文聚焦 RISC-V 处理器硬件安全验证中的一大效率瓶颈：把一组已在某个处理器目标上通过验证的安全断言（security assertions）复用到另一个 RISC-V 核上。这一过程目前主要依靠人工完成，单条断言的翻译往往要耗费数小时，是硬件安全验证流程中最昂贵的环节之一。虽然直接用大语言模型做翻译速度快，但作者指出其可靠性不足，存在两类突出问题：一是“信号幻觉”，即模型凭空编造出目标 RTL 中根本不存在的端口或信号名；二是输出不确定性，同一模型在版本更新后、甚至同一版本内的多次推理都可能给出不一致的结果，使流水线难以稳定复现。为应对这些问题，论文提出 AutoTrans 自动化框架，由三个相互衔接的部分构成。第一，设计了一个轻量级、基于正则表达式的 SystemVerilog 信号提取器，先从目标 RTL 中枚举真实存在的信号，作为生成断言时的约束条件，从源头抑制信号幻觉。第二，提出一套提示模板并固定（pinned）推理参数，保证每次运行时提示词的组装都是字节级一致的，从而让整条流水线的输出对模型更新保持韧性；该模板还能仅凭英文自然语言的安全描述，在没有人工撰写断言的前提下生成安全断言。第三，将形式化验证（JasperGold FPV）集成进流程，作为强制性质量门禁，确保生成的断言确实能验证处理器的安全属性，而不是未被检验就静默进入结果集。作者在 Deepseek V4 上开展实验，将安全断言从一个 RISC-V 目标（NS31A）迁移到另一个目标（IBEX）。结果显示，在完全没有人工介入的情况下，自动翻译接受率（TAR）达到 78%；经过人工精修后，最终 TAR 达到 100%。该工作适合从事硬件安全验证、EDA 流程自动化、形式化验证以及 LLM 辅助工程落地研究的读者参考。

背景与问题: 可信执行环境(TEE, 如 Intel SGX、RISC-V Keystone 等)能把 enclave 的内存与执行上下文与不可信软件隔离, 但缓存等微架构资源在 enclave 与非可信上下文之间仍然共享, 因此攻击者仍可借助基于缓存的侧信道(通过构造访存序列观察冲突集、驱逐与命中行为)去推断 enclave 内部的访存模式, 进而威胁密钥与敏感数据。现有缓解思路主要有两类: 一是缓存分区/占位(把部分 cache way 或容量固定划归安全域), 二是地址或映射随机化。作者认为这两类方案都不理想——分区方案缺乏细粒度可配置性且硬性牺牲可用容量与性能, 随机化方案提供的是概率性而非确定性的保护。核心方法: 论文提出 HermiCache, 一种 enclave 感知的缓存替换策略(enclave-aware cache replacement)。其思路是在替换决策环节感知当前请求所处的执行上下文(是否来自 enclave), 据此约束共享缓存的替换行为, 使非可信上下文难以通过精心构造的访存序列把 enclave 的缓存行驱逐出去, 从而在不完全分区、不牺牲整体缓存容量可配置性的前提下抑制基于缓存冲突的侧信道, 并追求确定性、可解释的保护语义。实现与贡献: 该设计面向 RISC-V 核心, 已在 OpenHW Group 的开源 CVA6 核上完成硬件实现, 软件层采用 Keystone TEE, 硬件面积开销约为处理器核的 6%, 属于以较小代价换取可预测安全属性的微架构级方案, 同时强调支持细粒度配置。适合谁读: 处理器/SoC 架构与安全研究者、机密计算与 TEE 方向的研究与工程团队, 尤其是使用 RISC-V 开源核与 Keystone 做原型或产品选型的读者。局限: 摘要未给出攻击模型覆盖范围、泄漏量化(如比特/秒)、性能(IPC)开销以及形式化保证等细节, 需要阅读全文确认其实际防护强度。

论文《NACRE: Rethinking Confidential Containers through Native Architectural Support》针对Linux容器在共享主机内核设计下的安全缺陷展开研究。传统容器依赖主机内核实现高密度和快速生命周期操作，但也使被攻陷的主机能够任意查看或篡改容器状态。现有机密计算方案通常保护的是整个地址空间（enclave）或完整客户操作系统，即便有容器粒度的保护系统，也仍需引入额外的隔离保护上下文，未能将“一组由主机管理的动态Linux进程”视为体系结构层面的原生保护单元。为此，作者提出NACRE——一种基于RISC-V的软硬件协同设计，用于实现原生机密容器。其核心思想是：将主机对资源的管理权限与对受保护状态的访问/提交权限显式分离。硬件可识别容器身份，并将受保护陷阱导向隔离的S-mode代理；同时由M-mode监控器负责提交安全关键的身份、映射和页面转换状态。代理可在不修改satp的前提下将部分服务委托给主机Linux运行，且只要服务不访问私有字节或修改受保护状态，就无需陷入M-mode，从而显著降低开销。作者通过扩展QEMU、OpenSBI、Linux、可信代理和runc构建了原型系统，实现了单容器私有内存基础子层，覆盖启动、缺页异常、fork/写时复制、用户态访问及拆除路径。实验结果表明，在lmbench的5个系统调用和管道指标中，三次运行均值与runc基线相差在3.5%以内；在8种nginx对象大小的等权均值下，聚合吞吐量仅降低1.9%，有效验证了该架构的高性能和可行性。该研究为机密容器提供了体系结构级的新思路，适合从事系统安全、云基础设施和机密计算架构研究的读者。

该论文针对开源 RISC-V 处理器中微架构侧信道的信息泄露问题，提出了一种自动化合成泄漏合约（leakage contracts）的方法。泄漏合约是近期提出的、用于指令集架构（ISA）层面的安全抽象，旨在精确刻画处理器通过微架构侧信道可能泄露的信息。然而，为给定处理器手工构造既健全（sound）又精确（precise）的泄漏合约极具挑战性，需要深入理解微架构优化（如缓存、流水线、分支预测等）引入的时序侧信道，且过程耗时且易出错。论文的核心贡献在于提出一种系统化的合成方法，能够自动从处理器的硬件设计（如 RTL 实现）中生成满足健全性和精确性要求的泄漏合约，从而避免手工推导的错误和低效。该方法有望与现有的合约验证工具链结合，形成从合约生成到验证的完整流程，为处理器安全验证提供自动化支撑。该研究面向硬件安全、形式化验证以及微架构侧信道分析领域的研究人员和工程师，尤其适用于 RISC-V 开源处理器生态的安全评估。由于该论文目前仅有摘要，具体技术细节和实验评估尚未公开，其实际效果和适用范围有待进一步验证。

本研究提出了一种基于二进制 Ring Learning With Errors (RLWE) 同态加密算法的逻辑锁定方案，并将其集成到 RISC-V 系统级芯片 (SoC) 设计中。传统逻辑锁定方法需要向用户提供原始锁定参数，容易暴露敏感信息；而本文提出的方法在特权切换过程中保护关键逻辑路径，同时避免泄露这些敏感参数。具体实现中，锁定模块消耗了 3519 个查找表 (LUT) 和 2645 个寄存器，与基线系统相比，整体开销分别为 LUT 增加 6.0%、寄存器增加 6.9%。解锁过程耗时约 2.6 微秒，带来适度的性能影响，主要影响系统级操作，而用户级计算效率基本不受影响。该研究的主要贡献在于将同态加密与逻辑锁定相结合，为 SoC 硬件安全提供了一种新的防护思路，特别适用于防止知识产权盗用和硬件木马插入等场景。适合对硬件安全、同态加密应用以及 RISC-V 架构安全感兴趣的 researchers 和硬件安全工程师阅读。

本文针对受信执行环境（TEE）中严格内存模型导致的性能瓶颈问题，提出了一种新的内存模型——Elasticlave。传统TEE（如Intel SGX）采用空间隔离模型，强制enclave之间不能共享内存，导致数据拷贝开销巨大，性能降低1-2个数量级。Elasticlave允许enclave选择性地、临时地与其它enclave乃至操作系统共享内存，从而消除昂贵的数据拷贝操作，同时仍能保持与空间隔离模型相当的应用所需安全性。作者在基于RTL设计的周期级RISC-V核上实现了Elasticlave原型，实验表明，在相同处理器配置下，相比空间隔离模型可获得1-2个数量级的性能提升。Elasticlave的可信计算基（TCB）很小，其性能特性和硬件面积开销随所支持的共享内存区域数量扩展良好。该研究为TEE内存模型设计提供了新思路，适合系统安全与硬件架构领域的研究人员阅读。

本文提出了一种名为HORCRUX的紧凑型RISC-V扩展，用于支持后量子密码学（PQC）。该扩展提供统一的指令集扩展（ISE），支持所有NIST批准的PQC算法（如ML-KEM、ML-DSA、SLH-DSA、HQC和Falcon）。HORCRUX旨在解决受限环境中密码敏捷性、高性能和低资源消耗之间的折中问题，这是通常仅关注有限PQC子集的硬件扩展所缺乏的。通过针对共享内核（如哈希、格和编码基元），该扩展引入了新的RISC-V指令，并由一个资源高效的紧耦合协处理器执行。架构针对具有严格能源预算和面积限制的嵌入式系统进行了优化。在Zynq UltraScale+ FPGA上的实验评估显示，对于基于哈希的方案加速比达129倍，基于格的方案达9倍，基于编码的方案达27倍，而额外资源开销少于21k LUT和4.4k FF。此外，还报告了65 nm CMOS工艺的综合后ASIC结果，以及严格的功耗表征，以验证架构的能效。该扩展的模块化结构保持了与标准RISC-V内核的后向兼容性，为在受限嵌入式系统上部署PQC提供了可扩展的解决方案。

该论文提出 CryptoBap，一个用于验证加密协议二进制代码安全属性的平台。研究背景是：现实中的加密协议实现可能因编译器优化、平台差异或编程错误而引入安全漏洞，而传统的形式化验证方法通常针对高级语言或协议规范，难以直接分析编译后的机器码。核心问题是如何在二进制层面自动验证协议的弱保密性和认证属性。方法上，CryptoBap 首先将 ARMv8 和 RISC-V 架构的协议二进制代码反编译为中间表示（IR），然后执行密码感知的符号执行，自动提取覆盖所有执行路径的协议模型。符号执行过程支持间接跳转解析和基于循环总结技术的有限循环处理，完全自动化。提取的模型通过第三方工具链转换为 ProVerif 或 CryptoVerif 可接受的输入格式，从而利用这些成熟的自动验证器完成安全属性证明。论文证明了该方法的可靠性（soundness），并通过多个案例验证了平台的有效性，包括玩具示例以及真实协议 TinySSH（SSH 实现）和 WireGuard（现代 VPN 协议）。实验结果表明，CryptoBap 能够成功提取协议模型并验证安全属性，且运行效率可接受。该工作的主要贡献在于：1）首个结合二进制翻译、密码感知符号执行和自动验证器链的集成平台；2）针对 ARMv8 和 RISC-V 指令集的支持；3）对真实世界协议的成功验证。适合的研究读者包括形式化验证、二进制分析、加密协议实现安全性领域的研究人员。

本文提出嵌入式区块链基础设施管理（eBIM）概念，这是一种基于RISC-V开放指令集架构的软硬件协同设计框架，旨在解决当前区块链基础设施管理中的信任、灵活性和数据主权问题。传统区块链即服务（BaaS）模型将基础设施控制权外包给第三方服务商，导致系统性地丧失信任、灵活性和数据主权。RISC-V因其开放、模块化、可扩展的特性，为区块链提供了一种开放、底层、可编译、可验证且可扩展的通用计算基础。受eSIM（嵌入式SIM）发展和特性的启发，eBIM被定义为一种面向区块链基础设施管理的软硬件协同范式。本文对支撑eBIM的研究和技术进行了全面综述，回答了三个研究问题：什么是eBIM？eBIM如何工作？eBIM能做什么？通过引入eBIM概念，本文为研究人员、硬件架构师和协议设计者在这一快速发展的领域建立了基础参考，涵盖密码学加速、可信执行环境、零知识虚拟机以及智能合约执行引擎等方向。最后，本文指出了eBIM的前景和未来研究方向。

该论文提出了CURE，一种新型的安全架构，旨在解决现有可信执行环境（TEE）解决方案的三大设计缺陷：1）现有TEE采用“一刀切”的方式仅提供单一飞地类型，而不同服务需要灵活的飞地以适应其需求；2）现有TEE无法有效支持新兴应用（如机器学习即服务），这些应用需要与外设（如加速器）的安全通道或多个核的计算能力；3）对缓存侧信道攻击的保护要么是事后补丁要么不切实际，缺乏缓存资源与单个飞地之间的细粒度映射。CURE通过提供三种不同类型的飞地来解决这些问题：子空间飞地提供所有执行特权级别的垂直隔离，用户空间飞地为非特权应用提供隔离执行，自包含飞地允许跨多个特权级别的隔离执行环境。此外，CURE支持将系统资源（如外设、CPU核心或缓存资源）独占分配给单个飞地。CURE仅需最小的硬件改动，同时显著提升了硬件辅助安全架构的技术水平。作者在基于RISC-V的SoC上实现了CURE，并通过硬件开销和性能开销进行了全面评估，标准基准测试的几何平均性能开销为15.33%。

本文提出 DiveFuzz，一种通过多样性指令构造来增强 CPU fuzzing 的方法。在 CPU fuzzing 中，全面探索架构状态类似于生成多样化的测试用例，这需要合理的操作码分布以及指令执行结果（通常通过写回数据衡量）的多样性。然而，作者对现有最先进 CPU fuzzer（如 DifuzzRTL、Cascade）的分析发现，它们在 fuzzing 过程中存在写回数据高度重复和操作码分布不平衡的问题。DiveFuzz 通过运行时精细控制指令的操作数并结合上下文语义关联，生成具有多样化写回数据和语义关联的指令流。此外，DiveFuzz 引入了一种新颖的变异器，能够监控 fuzzing 过程以动态调整操作码分布，并准确消除误报。实验使用五种常见的覆盖率指标评估，在达到相同覆盖率时，DiveFuzz 的速度比 DifuzzRTL 快 204 倍，比 Cascade 快 114 倍。在四个开源 RISC-V CPU（香山、CVA6、Rocket、NutShell）上测试，共发现 26 个新 bug，其中 15 个已分配 CVE 编号。该工作主要贡献在于：1) 揭示现有 CPU fuzzer 在指令多样性方面的不足；2) 提出通过操作数控制提升写回数据多样性的方法；3) 设计自适应变异器优化操作码分布；4) 在真实硬件上发现大量新漏洞。本文适合硬件安全测试工程师、CPU 设计验证人员以及 fuzzing 技术研究者阅读。

该论文介绍了InjectV，一个基于gem5模拟器的RISC-V平台故障注入攻击框架。故障注入攻击（FIA）通过诱导计算或存储中的恶意故障来破坏系统安全。在硅前开发阶段评估抗攻击能力因物理实验成本高、复杂度大且可用性有限而极具挑战。InjectV提供了一种开发者导向的白盒视角，通过架构级模拟实现系统化的漏洞评估。它在安全关键的执行点（如控制流决策、计数器和比较操作）实现精确、引导式的故障注入，支持对攻击向量的系统探索。当前版本支持寄存器和内存中的瞬态故障攻击，扩展了模拟不同攻击场景的能力。实验基于FISSC套件中的安全基准测试（包括VerifyPIN应用的硬化变体）进行，结果表明InjectV能够有效识别故障注入点，与传统方法相比节省了95.8%的时间。该工作为硬件安全评估提供了低成本、高效率的预硅验证工具。

现代硬件系统由于追求高性能和特定应用功能而日益复杂，引入了大量漏洞和安全关键脆弱性的攻击面。模糊测试作为一种可扩展的缺陷发现方法已得到广泛应用，但现有硬件模糊器存在语义感知有限、测试用例优化效率低、以及依赖慢速设备仿真导致计算开销大等问题。本文提出了GoldenFuzz，一种新型的两阶段硬件模糊测试框架，将测试用例优化与覆盖率和漏洞探索部分解耦。GoldenFuzz利用一个快速且符合ISA的黄金参考模型作为被测设备的数字孪生，首先对GRM进行模糊测试，实现低成本的快速测试用例优化，从而加速对DUT的深度架构探索和漏洞发现。在模糊测试流水线中，GoldenFuzz通过拼接精心选择的指令块迭代构建测试用例，这些指令块平衡了指令间和指令内的细微质量。此外，一种基于高覆盖率和低覆盖率样本洞察的反馈驱动机制进一步增强了GoldenFuzz在硬件状态探索方面的能力。我们在三个RISC-V处理器（RocketChip、BOOM和CVA6）上的评估表明，GoldenFuzz在实现最高覆盖率的同时，测试用例长度和计算开销最小，显著优于现有模糊器。GoldenFuzz发现了所有已知漏洞，并发现了五个新漏洞，其中四个被归类为高严重性（CVSS v3分数超过7/10）。此外，它还在商业BA51-H核心扩展中发现了两个此前未知的漏洞。该论文适合硬件安全研究人员、处理器设计验证工程师以及关注RISC-V生态系统的安全从业者阅读。