瞬态执行攻击（如 Meltdown 和 Spectre）自发现以来持续对 CPU 安全构成严重威胁。尽管业界认知和研究不断增加，但大多数攻击仍依赖人工发现，现有自动化方案要么只关注已知攻击的变体，要么强依赖 CPU RTL 代码、预定义的泄漏模型或 ISA 模拟器等严格假设，导致在后硅（post-silicon）环境下难以实现通用且有效的检测。针对这一空白，论文提出 TREVEX，一个面向数据流瞬态执行漏洞的自动化黑盒检测框架。TREVEX 不需要 RTL 访问权限，也不依赖 ISA 语义，而是基于对以往瞬态执行攻击规律的深入分析，通过注入探测并观测跨执行上下文之间是否存在非预期的数据流动来判定漏洞。研究团队在来自 Intel、AMD 和兆芯的 20 种微架构上进行了系统评估。利用 TREVEX，他们发现了一种新的瞬态执行攻击：浮点除法器状态采样（FP-DSS），该攻击影响 AMD CPU。研究表明，FP-DSS 允许无特权的本地攻击者，甚至一个恶意网站，突破不同安全域（包括操作系统内核）之间的隔离，泄漏敏感数据。此外，TREVEX 还发现了 AMD CPU 上 FPVI 攻击的一个新变体，并确认兆芯 CPU 也受 FPVI 影响。实验证明，TREVEX 能够在受影响机器上可靠地复现已知漏洞，同时补充了现有厂商文档中缺失的信息。这项工作凸显了开发更多元化自动化工具的必要性，TREVEX 填补了当前 CPU 漏洞研究中检测工具匮乏的关键缺口。对于 CPU 安全研究者、处理器设计验证团队以及关注侧信道攻击防护的安全工程师而言，本文提供了后硅黑盒检测的全新思路和可行工具。

本文是一篇关于硬件模糊测试（Hardware Fuzzing）的系统性综述（SoK），旨在系统化梳理当前硬件模糊测试技术在三个主要抽象层次上的研究现状与挑战，这三个层次分别是指令集架构（ISA）、微架构（Microarchitecture）以及寄存器传输级（RTL）。研究从输入刺激质量、变异策略、反馈机制、目标平台、参考模型以及覆盖率等多个关键维度，对现有硬件模糊测试方法进行了全面分析和横向比较。作者发现，不同抽象层次在挑战、目标和设计权衡上存在显著差异：ISA 层更关注指令序列的合法性与语义覆盖；微架构层侧重于触发深层流水线竞争或缓存行为；而 RTL 层则需要在门级或寄存器传输级上快速生成能触发设计缺陷的激励。文中进一步指出现有硬件模糊测试实践中存在的若干尚未满足的需求，包括智能输入生成、可靠且可扩展的黄金参考模型、表达力更强的反馈通道，以及跨层集成能力。基于这些洞察，作者提出了未来研究方向，涵盖混合模糊测试框架、AI 辅助测试生成、可扩展参考模型、标准化评估指标与基准测试，以及将人工引入循环的自动化引导探索与分析。整体目标是为了实现高效、可靠且全面的硬件验证解决方案。本文适合硬件安全研究人员、EDA 工具开发者、芯片验证工程师以及关注硬件供应链安全的蓝队成员阅读，有助于理解硬件模糊测试的技术边界和演进方向。

本文关注微架构侧信道攻击的时间分辨率提升问题。过去二十年间，微架构侧信道是安全研究的热点，攻击者通过缓存、分支预测等硬件组件泄露敏感信息。重点研究方向之一是提高攻击的时间分辨率，从而获取更细粒度的受害者活动信息。现有工作中，Prime+Scope（CCS '21）只需一次L1缓存访问即可确认缓存集中不存在受害者活动，比此前攻击快得多，但仍比一次普通缓存访问慢一个数量级。本文旨在弥合这个差距，即实现与缓存访问速度相当的探测能力。论文可能提出一种新型缓存探测技术，通过巧妙地利用微架构行为或同步机制，使攻击者能够以接近缓存访问的周期进行采样，从而大幅提升侧信道的时间精度。该工作对理解极端时间分辨率的侧信道威胁具有重要意义，但也可能促使防御方重新评估缓存隔离机制的有效性。由于仅基于摘要，具体技术细节和实验评估尚不明确，但核心贡献是推动缓存探测速度达到缓存访问速度的极限。

该论文研究了云计算环境中分支预测器（Branch Predictor）隔离不完整所带来的安全风险。分支预测器是现代处理器中用于提高指令流水线效率的关键微架构组件，但在多租户云环境下，不同虚拟机（VM）可能共享物理CPU核心上的分支预测器硬件，导致隔离机制不完善。论文提出了一种名为VMSCAPE的新型侧信道攻击方法，利用分支预测器状态的残留信息跨虚拟机边界泄露敏感数据。攻击者通过精心构造的分支序列，能够探测并推断目标虚拟机内运行的应用程序的控制流，进而提取密钥等机密信息。实验在真实云平台上实施，证明该攻击可以成功突破当前基于Intel和AMD处理器的隔离保护，具有较高的精确率和较低的检测率。论文同时分析了多种现有防御机制的局限性，并讨论了硬件级和软件级缓解方案，如动态分区、随机化或禁用共享预测器等。该研究揭示了云环境下一个尚未被充分重视的微架构攻击面，对云服务提供商和安全研究人员具有重要参考价值。

该论文聚焦于CPU异常处理过程中的微架构信息泄漏问题。异常是现代处理器安全机制的关键组成部分，用于实现虚拟内存、系统调用隔离等功能，但它们的微架构实现可能被攻击者利用，通过侧信道泄漏秘密数据。作者首先对异常导致的微架构泄漏进行系统性建模，涵盖了异常触发、处理返回等阶段中微架构状态的变化（如缓存、TLB、分支预测器等）。基于该模型，他们设计并实现了一套自动化测试框架，能够系统性地枚举不同异常类型（如页故障、保护故障、调试异常等）及其上下文，并测量微架构状态的可观察差异。实验在多个现代Intel和AMD CPU上进行，成功检测到多种泄漏模式，包括异常处理过程中缓存行和TLB条目的非预期残留，这些残留信息可以被攻击者通过时序或探测攻击获取。论文的主要贡献在于：首次对异常相关的微架构泄漏进行了形式化建模；提出了一种高效的自动化测试方法；实际发现了多个CPU中的新泄漏路径。该研究对硬件安全设计、操作系统内核以及安全监控软件（如侧信道检测工具）均有参考价值。

本文提出了一种名为“Gates of Time”的新型微架构侧信道攻击方法，通过将瞬态执行（transient execution）与缓存攻击相结合，显著提升了缓存侧信道攻击的精度和隐蔽性。传统缓存攻击（如Prime+Probe、Flush+Reload）依赖于测量从缓存访问到主存访问的时间差异，但由于现代处理器中硬件预取、乱序执行等机制的干扰，时序测量往往充满噪声且精度有限。作者观察到，瞬态执行窗口提供了一种短暂且可控的“观察时机”——在错误预测路径的指令被回滚之前，攻击者可以利用该窗口执行精细的缓存时序测量，从而绕过传统防护。具体地，该方法通过构造一个条件分支，使处理器进入瞬态执行路径，在该路径中执行缓存访问并精确记录时间戳，最后在架构状态恢复前提取测量结果。实验表明，Gates of Time能够以低于传统方法一个数量级的延迟分辨率进行缓存集探测，即使在启用缓存隔离或时序模糊化的系统上也能有效工作。该攻击不依赖特定漏洞（如Spectre或Meltdown），而是利用所有现代处理器普遍具备的推测执行机制。主要贡献包括：揭示瞬态执行在侧信道攻击中的新应用维度；设计并验证了多种优化策略（如微架构时间源选择、噪声消除）；证明该技术可增强现有缓存攻击的效率和成功率。本文适合处理器架构师、云服务提供商以及系统安全研究人员阅读，以理解未来微架构级威胁的演进方向。

现代处理器架构的复杂性导致其组件之间存在复杂的交互，这些交互可能产生侧信道攻击向量，用户态程序可利用这些侧信道泄露秘密数据。利用和防御此类侧信道需要对目标组件有详细理解，但许多CPU的此类细节信息通常未公开。本文提出"泄漏模板"（Leakage Templates）概念，用于抽象描述特定侧信道并识别其在二进制应用程序中的出现。作者设计并实现了PLUMBER框架，从已知导致泄漏的单个代码序列（例如先前工作发现的序列）中推导出通用的泄漏模板。PLUMBER结合指令模糊测试、指令操作数变异和统计分析，探索微架构优化的未公开行为，推导出易受攻击代码输入的充分条件，当这些条件满足时可触发可区分行为。利用PLUMBER，作者在ARM Cortex-A53和A72核心上基于泄漏模板识别了新的泄漏原语，特别是与"previction"（一种新的提前缓存驱逐）和预取行为相关的原语。通过重新识别Shin等人首次报告的OpenSSL 1.1.0g中基于预取器的漏洞，展示了泄漏模板的实用性。该研究为微架构侧信道的系统化发现和表征提供了新方法。

本文提出一种名为 CacheOut 的新型微架构侧信道攻击，针对 Intel 处理器。该攻击利用缓存逐出操作（cache evictions）来泄露 CPU 内部缓冲区中的敏感数据，这些数据本应受到 MDS（微架构数据采样）缓解措施的保护。研究者发现，当 CPU 执行缓存逐出时，特定微架构状态（如加载端口或存储缓冲区中的数据）会被意外地保留在缓存行中，攻击者可以通过精心设计的缓存逐出序列，迫使这些数据被写入缓存，进而通过时间测量或缓存侧信道技术恢复。与传统的 MDS 攻击（如 Fallout、RIDL）不同，CacheOut 不受 Intel 已发布的 MDS 缓解补丁（如清除缓冲区指令）的完全防御，因为攻击利用了逐出操作的特殊时序和缓存一致性协议。实验表明，CacheOut 可以在受影响的 Intel CPU（包括 Coffee Lake、Skylake 等）上以高成功率泄露内核内存、跨进程数据以及虚拟机间的秘密。攻击仅需用户态权限，无需特殊硬件。作者还讨论了现有缓解措施的局限性，并建议硬件级修复（如微码更新）来彻底解决此类漏洞。这篇论文对微架构安全研究有重要贡献，揭示了缓存逐出作为新型泄露途径的风险。

该论文首次提出了一种针对现代超标量CPU中调度队列（Scheduler Queue）的侧信道攻击——SQUIP攻击。调度队列负责决定指令按何种顺序分配到各个执行单元，以往未被作为侧信道研究，因为Intel CPU仅有一个调度队列，其竞争现象与重排序缓冲区的竞争几乎相同。然而，Apple M1、AMD Zen 2和Zen 3微架构为每个执行单元配备了独立的调度队列，使得攻击者可以通过探测特定调度队列的占用水平来泄露信息。研究者首先逆向工程了这些CPU上调度队列的行为，证明了可以被初始化和探测。SQUIP攻击能够从同一硬件核心内部以及跨SMT线程观察占用水平。在隐蔽信道测试中，攻击在虚拟机之间实现了0.89 Mbit/s的泄露速率（错误率低于0.8%），在进程之间实现了2.70 Mbit/s（错误率低于0.8%）。进一步，在协同定位进程和虚拟机上针对mbedTLS RSA签名过程发起侧信道攻击，仅用50,500次迹（traces）平均即可恢复完整的RSA-4096密钥，平均错误比特数少于5至18比特。论文讨论了必要的缓解措施，尤其是针对Zen 2和Zen 3系统。该攻击揭示了调度队列这一新的侧信道泄露源，对机密计算和云环境中的密钥保护构成威胁。安全研究人员和CPU微架构设计者应重点关注。

该论文提出了一种名为 Cascade 的 CPU 模糊测试方法，核心创新在于通过生成结构复杂、指令交织紧密的程序来触发处理器微架构中的隐藏漏洞。传统 CPU 模糊测试通常依赖随机指令序列或模板，难以覆盖指令间的深层交互。Cascade 采用形式化程序生成技术，自动构造包含数据依赖、控制流分支、异常处理及指令重排等复杂场景的测试程序。该方法能有效探索流水线冲突、缓存一致性、分支预测等微架构特性中的边界情况。实验基于 RISC-V 和 x86 指令集模拟器及实际处理器实现，验证了 Cascade 在发现已知漏洞（如 Spectre v1 相关漏洞）及未知硬件 bug 上的效率优于现有测试工具。作者还开源了框架代码，旨在推动硬件安全测试的自动化水平。

本文提出了一种基于线性代数的理论框架和实用算法，用于在云计算环境中实现全面的内存着色（memory coloring）方案。内存着色是一种通过软件方法确保不同信任域（如虚拟机、容器）之间微架构隔离的技术。传统的着色方案仅针对单个微架构组件（如 L1 缓存、TLB 等）进行隔离，导致覆盖不全，遗留潜在的侧信道攻击面。本文的关键贡献在于：首先，形式化定义了内存着色问题，将其转化为线性代数中的高斯消元问题，通过建立内存访问模式与微架构冲突之间的线性关系，从而推导出确保全系统隔离的着色规则。其次，提出了一种自动化的算法，能够根据给定的微架构组件列表（如缓存层次、分支预测器等）生成最小够用的着色方案，减少性能开销。最后，通过在现代云 CPU（如 Intel 和 AMD 的典型服务器处理器）上进行实验，验证了该方案在隔离有效性（消除共享微架构组件导致的时序干扰）和性能开销之间的平衡。实验结果表明，所提出的方法能够以平均约 5% 的性能损失实现全面的微架构隔离，显著优于现有部分隔离方案。该研究为云服务商提供了一种可落地的、系统级的侧信道防御手段，尤其适用于多租户场景下敏感工作负载的安全强化。

该论文提出 DOLMA，一种基于“瞬态不可观测性”原则的新型微架构安全方案，旨在彻底消除推测执行侧信道攻击（如 Spectre 与 Meltdown）的根源。作者首先分析了现有防御机制（如 lfence、MD 清空、延迟装载等）的局限——它们要么开销过高，要么覆盖不全。基于对瞬态执行中数据流与微架构状态的深度观察，论文定义了“瞬态不可观测性”标准：任何瞬态指令的执行结果不得被后续架构状态或微架构侧信道所观测，即所有瞬态状态的改变必须在提交前完全不可见。DOLMA 通过引入一种新的执行模式，确保只有架构上最终提交的指令才能影响缓存、TLB、分支预测器等共享资源。具体地，DOLMA 在处理器流水线中插入一个“不可观测区”，该区内所有存储操作的结果被暂时阻塞，而加载操作返回的值被标记为“可能不可信”；同时配合一种新型的“瞬态隔离缓冲区”来临时存放写入，直到指令完成提交。实验基于 gem5 模拟器在 x86-64 架构上实现，运行 SPEC CPU2017 与 PARSEC 基准测试。结果表明，与基线相比，DOLMA 的平均性能开销仅 6.7%，远低于现有软件加固方案（30%–100%），也优于大多数硬件方案。论文还从形式化角度论证了 DOLMA 满足瞬态不可观测性，并证明了其能够防御所有已知瞬态执行变种。主要贡献包括：提出瞬态不可观测性原则、设计 DOLMA 微架构、提供完整的形式化安全证明，以及通过模拟评估展示低开销的实用防御。该工作适用于处理器设计团队与微架构安全研究者，为后 Spectre 时代的硬件安全提供了新思路。

该论文提出了一种名为μCFI（微架构控制流完整性）的形式化验证方法，旨在解决现有控制流完整性（CFI）机制在微架构层面的安全漏洞。传统的CFI仅在软件或ISA（指令集架构）层面保证控制流安全，但无法抵御利用微架构侧信道或瞬态执行攻击（如Spectre、Meltdown）的控制流劫持。作者通过形式化建模微架构状态（如分支预测器、缓存、乱序执行单元）与控制流之间的关系，定义了微架构层面的安全策略。μCFI基于模型检验技术，能够验证处理器设计是否满足该策略，从而确保即使在微架构优化（如预测执行）下，控制流也不会被恶意操纵。实验在RISC-V处理器核心上实现，验证了多个已知攻击变种（如Spectre v1、v2）的缓解效果，并发现了新的潜在攻击路径。该工作首次将形式化验证应用于微架构CFI，为安全处理器设计提供了理论保证。

现代CPU作为黑盒，其微架构漏洞日益复杂，传统分析手段难以应对。虽然已有通过繁琐手工挖掘出的关键漏洞，但缺乏自动化、系统化的后硅漏洞检测框架。本文提出Fuzzilicon，首个面向真实x86 CPU的后硅模糊测试框架，通过引入微码级内省填补了可见性鸿沟。Fuzzilicon的核心是新型微架构反馈提取技术：通过逆向工程Intel的专有微码更新接口，实现对处理器微架构的深度内省，并开发了最小侵入性的插桩方法，集成于基于Hypervisor的模糊测试工具链中，实现了无需寄存器传输级（RTL）访问的精确反馈引导输入生成。在Intel Goldmont微架构上的实验表明，Fuzzilicon发现了5项重要发现，包括两个此前未知的微码级推测执行漏洞，并自动重现了之前手动检测到的μSpectre类漏洞。与基线技术相比，Fuzzilicon将覆盖率收集开销降低最多31倍，并达到了16.27%的可挂钩位置唯一微码覆盖率，成为此类首个实证基线。该框架是一种实用、覆盖引导且可扩展的后硅模糊测试方法，为自动化发现复杂CPU漏洞奠定了新基础。