该论文研究了基于延迟的物理不可克隆函数（PUF）中的硬件木马插入问题。PUF 利用制造过程中的延迟变化实现设备认证和密钥生成，但其非确定性特性使得恶意逻辑难以被检测。作者提出了一个统一的仿真框架，用于评估多种延迟型 PUF 架构（如仲裁器 PUF、环形振荡器 PUF 等）和木马类型（如触发型、有效载荷型）的隐蔽性。实验同时评估了功能指标、硬件开销和对机器学习建模的抵抗能力。结果表明，休眠木马能保持 PUF 预期行为、结构特征和建模抵抗力，只有在激活后才会出现可检测的退化，这意味着传统验证方法无法在有效载荷执行前识别嵌入的木马。这一发现揭示了当前 PUF 安全假设的漏洞，强调需要将 PUF 和硬件木马作为耦合安全问题来评估。

传统时间锁谜题通过强制要求串行计算步骤来实现对加密秘密的延迟访问，但基于软件的实现无法从根本上限制单个步骤的物理执行速度，因此容易受到硬件加速和算法优化的攻击。现实中，现有方案更像是“步骤锁”而非真正的“时间锁”，在数十年难以预测的硬件进步面前，其长期延迟保证高度不确定。为解决这一根本性局限，本文提出物理时间锁谜题（P-TLP）新范式。P-TLP将求解延迟直接锚定于硅基硬件固有的、受硬件限制的评估延迟。通过利用噪声物理不可克隆函数（PUF）作为不可并行化的延迟预言机，P-TLP在随机预言机模型下实现了对并行计算和算法加速的抵抗。为容忍PUF评估噪声同时保持紧致可预测的求解延迟窗口，本文提出一种复合谜题架构，组合多个独立的基础谜题。作者正式证明了顺序贪婪求解策略的最优性，并利用Hoeffding和Berry-Esseen界推导出紧致的求解延迟窗口。此外还证明了早期求解的困难性，表明拥有大量经典计算预算的对手无法绕过物理强制的PUF评估瓶颈。基于可配置环形振荡器PUF的FPGA原型验证了理论分析，分析预测的延迟与实测高度吻合。结果表明，P-TLP能够提供高度可预测的长期延迟保证，适用于数字遗产管理等高价值应用。

该论文针对商用现成（COTS）DRAM芯片，提出了一种利用同时多行激活（SiMRA）技术生成唯一、可重复且设备专属签名的方法，用于物理不可克隆函数（PUF）响应。研究团队对来自10个内存模块的112片现代DDR4 DRAM芯片进行了严格的实验表征，首次提出了基于DRAM的SiMRA-PUF架构。实验评估了不同同时激活行数（2、4、8、16、32行）下的可靠性、唯一性和评估延迟，并分析了芯片密度、芯片版本以及温度对SiMRA生成响应相似性的影响。八项关键实验结果表明：SiMRA-PUF在2行、4行、8行、16行和32行激活时，平均组内Jaccard指数分别达到89.02%、89.81%、93.03%、94.06%和94.86%，平均组间Jaccard指数分别为3.98%、2.37%、3.44%、2.92%和3.24%，说明签名在设备内具有高重复性且设备间具有高唯一性；此外，基于2行激活的SiMRA-PUF相比现有最先进的DRAM PUF评估延迟降低了5.75%。论文公开了基础设施和数据集，为硬件安全领域提供了新的低成本、高可靠性的PUF实现方案，适合硬件安全研究者、芯片设计工程师以及需要物理安全密钥生成的系统架构师关注。