该论文关注的背景是：随着硬件木马（Hardware Trojan, HT）与系统级漏洞日益复杂，现代集成电路面临的风险不断上升；但研究界若要构造贴近真实的 HT 场景，负担非常沉重——研究者必须手工分析复杂的 RTL 结构、找出可能被利用的弱点，并撰写既隐蔽、又能综合、同时不破坏功能正确性的插入逻辑。为此作者提出 CITADEL 框架，其核心思路是把 CWE（常见弱点枚举）的结构化语义与数据流图（DFG）提供的结构上下文结合起来，交由大语言模型（LLM）驱动，实现以 CWE 为锚点的 HT 半自动/自动合成。CITADEL 的流程分为三步：首先借助 CWE 语义与 DFG 派生出的结构信息，帮助使用者识别与所选弱点类别相关的潜在漏洞位置；其次对选定插入点周边模块进行定位与上下文提取；最后执行“意图条件化”的 RTL 修改，生成体量最小、可综合、且保持原有接口的 HT，并赋予其极其罕见的触发条件。作者在多种 RTL 设计上进行了实验评估，报告称：所生成的 HT 全部通过语法正确性检查（100%），在大规模随机仿真下无法被检测出，同时在其预设的激活条件下确实可以被功能性触发。论文的贡献在于把“木马基准生成”从纯手工经验工程转变为可扩展、有原则、可复用的方法：既能为 HT 检测器提供高质量、贴近真实的评测样本，也能用于评估 RTL 供应链各环节的脆弱性。适合硬件安全、EDA 安全、IC 供应链信任与 LLM 辅助设计自动化方向的研究者与安全工程师阅读。需要说明的是，以上信息均来自摘要，具体实现细节、评测规模与基线对比未在摘要中给出。