该论文关注的背景是：随着硬件木马（Hardware Trojan, HT）与系统级漏洞日益复杂，现代集成电路面临的风险不断上升；但研究界若要构造贴近真实的 HT 场景，负担非常沉重——研究者必须手工分析复杂的 RTL 结构、找出可能被利用的弱点，并撰写既隐蔽、又能综合、同时不破坏功能正确性的插入逻辑。为此作者提出 CITADEL 框架，其核心思路是把 CWE（常见弱点枚举）的结构化语义与数据流图（DFG）提供的结构上下文结合起来，交由大语言模型（LLM）驱动，实现以 CWE 为锚点的 HT 半自动/自动合成。CITADEL 的流程分为三步：首先借助 CWE 语义与 DFG 派生出的结构信息，帮助使用者识别与所选弱点类别相关的潜在漏洞位置；其次对选定插入点周边模块进行定位与上下文提取；最后执行“意图条件化”的 RTL 修改，生成体量最小、可综合、且保持原有接口的 HT，并赋予其极其罕见的触发条件。作者在多种 RTL 设计上进行了实验评估，报告称：所生成的 HT 全部通过语法正确性检查（100%），在大规模随机仿真下无法被检测出，同时在其预设的激活条件下确实可以被功能性触发。论文的贡献在于把“木马基准生成”从纯手工经验工程转变为可扩展、有原则、可复用的方法：既能为 HT 检测器提供高质量、贴近真实的评测样本，也能用于评估 RTL 供应链各环节的脆弱性。适合硬件安全、EDA 安全、IC 供应链信任与 LLM 辅助设计自动化方向的研究者与安全工程师阅读。需要说明的是，以上信息均来自摘要，具体实现细节、评测规模与基线对比未在摘要中给出。

该论文研究的是硬件木马(Hardware Trojan)在寄存器传输级(RTL)被插入后的门级定位问题。硬件木马是芯片设计中被恶意加入的修改,可能破坏功能或窃取敏感数据;当木马在 RTL 阶段植入时威胁尤为严重,因为它会随正常综合流程进入最终网表。经过逻辑综合与优化后,这些 RTL 木马在门级网表中往往被"隐藏"——触发逻辑被优化、面积与时序特征被稀释,导致传统基于金芯片(golden chip)比对的检测方法难以适用。近期研究(包括 ICCAD 2025 相关竞赛)转向"无金芯片"(golden-chip-free)路线,即用机器学习在带标注的门级网表上训练检测/定位模型,但这类方法依赖大量标注数据、模型调参以及可观的计算开销。本文作者提出一个关键观察:即使经过综合与优化,RTL 木马仍然会保留稳定的结构模式与信号流模式,呈现出可识别的子图签名(subgraph signature)。基于这一洞察,作者提出 LoRD——一种轻量级的启发式方法,直接利用这些有针对性的子图与信号流特征进行检测与定位,而不是让通用 ML 模型从零学习特征。在竞赛测试用例上,LoRD 取得了接近完美的检测与定位效果;在植入木马的设计上平均得分达到 2.957(满分 3),优于基于 Transformer 的机器学习基线以及竞赛排名前五的队伍,且不需要额外的训练数据与调参开销。该工作的核心贡献在于:证明门级 RTL 木马定位本质上可以由结构化启发式高效解决,从而对"必须依赖重型机器学习"的假设提出挑战,并为硬件安全防御提供了一条低成本、可解释、易落地的技术路径。适合硬件安全、EDA、验证/DFT 及集成电路供应链安全方向的研究者与工程师阅读。