该论文面向后量子密码在资源受限边缘设备上的落地难题，提出了名为 Peregrino 的硬件加速器。背景在于：量子计算机的出现威胁经典公钥密码的安全性（量子算法可破解在传统攻击下仍安全的方案），NIST 因此标准化了一批后量子密码算法，其中 Falcon 是基于格（lattice）的数字签名方案，在标准化候选中拥有最小的签名值和公钥尺寸，非常适合带宽与存储受限的场景。但 Falcon 的独特之处在于其核心运算大量依赖浮点算术，这使得硬件实现格外困难。已有工作要么只加速局部操作（如仅签名生成或仅签名验证），要么是用高层次综合（HLS）生成的唯一一个完整实现 FalconTakesOff。本文的核心贡献是 Peregrino——作者称其为第一个完全用 HDL 从零设计的完整 Falcon 数字签名方案硬件加速器，面向没有原生浮点单元（FPU）的资源受限边缘设备，采用模拟（emulated）浮点数据通路来实现 Falcon 所需的浮点运算。实现平台为单片 Artix 7 XC7A200T FPGA，针对 Falcon-1024 变体消耗 85261 个 LUT、41382 个触发器、44 个 BRAM 和 142 个 DSP。与唯一的前序完整实现（基于 HLS 的 FalconTakesOff）相比，LUT 减少约 1.9 倍、触发器减少约 3.4 倍、BRAM 减少约 2.7 倍、DSP 减少约 9.9 倍，从而能把完整方案塞进单块 FPGA，而 HLS 设计至少需要两块 FPGA。加速器作为片上 MicroBlaze 软核的外设运行，相比模拟浮点的参考软件实现，密钥对生成、签名生成与签名验证的时钟周期分别下降约 92%、96% 和 85%。总体而言，该工作论证了在无 FPU 的低成本边缘器件上完整运行 Falcon 的可行性，为后量子签名在物联网/嵌入式端的实用化提供了面积与时延双重优化的参考设计。