该论文聚焦 RISC-V 处理器硬件安全验证中的一大效率瓶颈：把一组已在某个处理器目标上通过验证的安全断言（security assertions）复用到另一个 RISC-V 核上。这一过程目前主要依靠人工完成，单条断言的翻译往往要耗费数小时，是硬件安全验证流程中最昂贵的环节之一。虽然直接用大语言模型做翻译速度快，但作者指出其可靠性不足，存在两类突出问题：一是“信号幻觉”，即模型凭空编造出目标 RTL 中根本不存在的端口或信号名；二是输出不确定性，同一模型在版本更新后、甚至同一版本内的多次推理都可能给出不一致的结果，使流水线难以稳定复现。为应对这些问题，论文提出 AutoTrans 自动化框架，由三个相互衔接的部分构成。第一，设计了一个轻量级、基于正则表达式的 SystemVerilog 信号提取器，先从目标 RTL 中枚举真实存在的信号，作为生成断言时的约束条件，从源头抑制信号幻觉。第二，提出一套提示模板并固定（pinned）推理参数，保证每次运行时提示词的组装都是字节级一致的，从而让整条流水线的输出对模型更新保持韧性；该模板还能仅凭英文自然语言的安全描述，在没有人工撰写断言的前提下生成安全断言。第三，将形式化验证（JasperGold FPV）集成进流程，作为强制性质量门禁，确保生成的断言确实能验证处理器的安全属性，而不是未被检验就静默进入结果集。作者在 Deepseek V4 上开展实验，将安全断言从一个 RISC-V 目标（NS31A）迁移到另一个目标（IBEX）。结果显示，在完全没有人工介入的情况下，自动翻译接受率（TAR）达到 78%；经过人工精修后，最终 TAR 达到 100%。该工作适合从事硬件安全验证、EDA 流程自动化、形式化验证以及 LLM 辅助工程落地研究的读者参考。