2.5D Root of Trust: Securing the Chiplet Ecosystem
该论文针对半导体行业从单片系统级芯片（SoC）向异构、多供应商的2.5D芯片生态系统转型过程中面临的安全挑战进行了系统性综述。传统芯片级安全机制和根信任（RoT）方案无法应对来自不可信代工厂和设计方的芯片组件带来的硬件木马、IP盗用以及系统
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← 返回所有主题CHERI-D: Secure and efficient inline object ID for CHERI temporal memory safety
该论文提出了一种名为 CHERI-D 的架构扩展，旨在为 CHERI（一种领先的硬件/软件系统，提供原生空间安全性和时间内存安全性的基础）提供高效的时间内存安全性。CHERI 本身缺乏对时间内存安全性的内在架构支持，现有最先进的软件解决方案
MPX: A Unified Systolic Array for Matrix and Polynomial Multiplication
本文提出 MPX，一种统一的双模式脉动阵列架构，能够同时支持矩阵乘法和多项式乘法。研究背景是全同态加密（FHE）和后量子密码（PQC）中多项式乘法是关键操作，通常通过数论变换（NTT）加速。现有方法是将 NTT 映射到现有的脉动矩阵引擎上，
In-DRAM Signature Generation Using Simultaneous Multiple-Row Activation: An Experimental Study of Off-The-Shelf DRAM Chips
该论文针对商用现成（COTS）DRAM芯片，提出了一种利用同时多行激活（SiMRA）技术生成唯一、可重复且设备专属签名的方法，用于物理不可克隆函数（PUF）响应。研究团队对来自10个内存模块的112片现代DDR4 DRAM芯片进行了严格的实
Partitioned Tags, Shared Data: Reconciling Strict Cache Isolation with Write-Shared Coherence
这篇论文提出了一种名为SCP（Secure and Coherent Partitioning）的缓存分区方案，旨在解决传统缓存分区在安全共享操作系统环境中面临的根本矛盾：严格的驱逐隔离与写共享一致性无法共存。SCP通过仅分区标签（tags
A Hybrid Edge-Cloud Architecture for Low-Latency Entitlement Verification in Resource-Constrained Devices
该论文针对大规模 OTT 数字媒体消费场景中，资源受限设备（如 ARM Cortex-A 系列）上的权限验证效率瓶颈问题，提出了一种混合边缘-云端权限验证框架。传统架构依赖同步的云端验证流程，导致用户感知延迟高（平均 422.8ms）。本文
GRAFT: Graphlet-Triggered Backdoor Attack on GNN-Based Hardware Security Systems
随着集成电路供应链的全球化，硬件安全威胁如硬件特洛伊木马（HT）和知识产权（IP）盗版日益严重。图神经网络（GNN）作为处理图结构数据的强大深度学习方法，已被广泛应用于检测此类威胁。然而，GNN容易受到后门攻击，攻击者可恶意操纵输出预测以满
ScaleDisturb: Exploiting Temporal Asymmetry to Amplify Read Disturbance in Modern DRAM Chips
该论文研究了现代DRAM芯片中的读取干扰现象（如RowHammer和RowPress），即频繁访问或持续打开一个DRAM行（攻击行）会导致其物理邻近的未被访问行（受害行）发生比特翻转。这种干扰机制可从软件栈层面被实际利用，并随着密度缩放而加
ZK-Flex: A Flexible and Scalable Framework for Accelerating Zero-Knowledge Proofs
零知识证明（ZKP）允许证明者在不泄露私有数据的情况下向验证者证明计算正确性，兼顾隐私与可验证性。然而，证明生成过程计算密集，主要涉及多项式（POLY）和椭圆曲线（EC）运算。这两类工作负载对硬件加速提出两个关键挑战：高效支持多种大精度模乘
Implementation and Optimization of HQC Decoding on NPU-Integrated Devices
本文研究了在集成NPU（神经网络处理单元）的设备上实现和优化HQC（Hamming Quasi-Cyclic）解码算法。HQC是一种基于编码的后量子密码学密钥封装机制，已被NIST选为标准化候选算法之一。解码过程主要由Reed-Muller
Formal Verification of Secure Encrypted Virtualization
该论文针对AMD SEV（安全加密虚拟化）技术缺乏形式化安全保证的问题，提出了一套形式化验证框架。AMD SEV是机密计算中的关键技术，通过硬件内存加密保护虚拟机内敏感数据。然而，现有实现缺乏对安全性属性的严格证明。研究首先对AMD SEV
HE^2: A Communication-Light Heterogeneous Architecture for Efficient Fully Homomorphic Encryption
该论文针对CKKS全同态加密（FHE）方案计算效率低、硬件开销大的问题，提出一种通信轻量化的异构加速架构HE^2。CKKS支持密文上的SIMD定点运算，包含计算密集型（ComOps）和内存密集型（MemOps）两类算子，现有ASIC或近内存
HammerSim: A System-Level Tool to Model RowHammer
RowHammer 是一种因 DRAM 单元间的电荷泄漏导致比特翻转的硬件漏洞，随着工艺微缩，该问题日益严重。现有研究多依赖真实硬件实验或缺乏系统级建模的模拟器，难以全面评估操作系统交互和跨层缓解措施（如 TRR、ECC）的效果。本文提出
RouteScan: A Non-Intrusive Approach to Auditing MoE LLMs Safety via Expert Routing Telemetry
本文针对混合专家（MoE）大规模语言模型在部署中的安全审计问题，提出了一种非侵入式的审计框架RouteScan。现有的基于内容的审计方法需要访问用户提示、模型输入或生成输出，这可能导致敏感用户信息泄露，在LLM安全性与用户隐私之间产生根本性
Taking Cryptography Out of the Data Path via Near-Memory Processing in DRAM
本文研究了如何利用近内存处理（Near-Memory Processing, PIM）技术来加速密码学算法（如AES-128和SHA-256），从而减轻传统冯·诺依曼架构中数据移动带来的性能瓶颈。作者指出，尽管这些算法在计算上相对高效，但传
PoisonCap: Efficient Hierarchical Temporal Safety for CHERI
本文提出 PoisonCap，一种为 CHERI（Capability Hardware Enhanced RISC Instructions）系统设计的层次化时间安全机制。CHERI 是一种领先的硬件/软件系统，通过 capabiliti
LLMs for Secure Hardware Design and Related Problems: Opportunities and Challenges
这篇综述论文系统分析了大型语言模型（LLMs）在电子设计自动化（EDA）和硬件安全领域的应用机遇与挑战。随着半导体行业快速发展，LLMs在生成寄存器传输级（RTL）代码、自动化测试台以及弥合高层规范与硅实现之间的语义鸿沟方面展现出前所未有的
ObfAx: Obfuscation and IP Piracy Detection in Approximate Circuits
本文针对近似电路（Approximate Circuits）在作为可复用知识产权（IP）核部署时面临的知识产权（IP）盗版检测问题展开研究。近似电路通过在计算精度与硬件效率之间取得优异折衷，在低功耗、高性能计算场景中得到广泛应用。然而，现有
LIPPEN: A Lightweight In-Place Pointer Encryption Architecture for Pointer Integrity
C和C++程序中的内存安全违规持续导致控制流劫持和数据定向攻击等复杂利用技术。现有硬件防御要么依赖地址空间布局随机化（ASLR），要么为指针附加显式元数据以验证其完整性。外部元数据方案提供了强保证，但增加了额外的内存访问和内存占用开销。原地
SafeTune: Mitigating Data Poisoning in LLM Fine-Tuning for RTL Code Generation
随着大语言模型（LLM）越来越多地被微调用于硬件任务（如寄存器传输级（RTL）代码生成），高质量数据集的稀缺性常常导致使用快速组装或生成的数据。这些数据集缺乏安全验证，极易受到数据投毒攻击，使得模型生成语法正确但存在安全漏洞的硬件模块，绕过